零基礎學FPGA（八）手把手解析時序邏輯乘法器代碼

　　上次看了一下關(guān)于乘法器的Verilog代碼，有幾個地方一直很迷惑，相信很多初學者看這段代碼一定跟我當初一樣，看得一頭霧水，在網(wǎng)上也有一些網(wǎng)友提問，說這段代碼不好理解，今天小墨同學就和大家一起來看一下這段代碼，我會親自在草稿紙上演算，盡量把過程寫的詳細些，讓更多的人了解乘法器的設計思路。

　　下面是一段16位乘法器的代碼，大家可以先瀏覽一下，之后我再做詳細解釋

　　module mux16(

　　clk,rst_n,

　　start,ain,bin,yout,done

　　);

　　input clk; //芯片的時鐘信號。

　　input rst_n; //低電平復位、清零信號。定義為0表示芯片復位;定義為1表示復位信號無效。

　　input start; //芯片使能信號。定義為0表示信號無效;定義為1表示芯片讀入輸入管腳得乘數(shù)和被乘數(shù)，并將乘積復位清零。

　　input[15:0] ain; //輸入a(被乘數(shù))，其數(shù)據(jù)位寬為16bit.

　　input[15:0] bin; //輸入b(乘數(shù))，其數(shù)據(jù)位寬為16bit.

　　output[31:0] yout; //乘積輸出，其數(shù)據(jù)位寬為32bit.

　　output done; //芯片輸出標志信號。定義為1表示乘法運算完成.

　　reg[15:0] areg; //乘數(shù)a寄存器

　　reg[15:0] breg; //乘數(shù)b寄存器

　　reg[31:0] yout_r; //乘積寄存器

　　reg done_r;

　　reg[4:0] i; //移位次數(shù)寄存器

　　//------------------------------------------------

　　//數(shù)據(jù)位控制

　　always @(posedge clk or negedge rst_n)

　　if(!rst_n) i <= 5'd0;

　　else if(start && i < 5'd17) i <= i+1'b1;

　　else if(!start) i <= 5'd0;

　　//------------------------------------------------

　　//乘法運算完成標志信號產(chǎn)生

　　always @(posedge clk or negedge rst_n)

　　if(!rst_n) done_r <= 1'b0;

　　else if(i == 5'd16) done_r <= 1'b1; //乘法運算完成標志

　　else if(i == 5'd17) done_r <= 1'b0; //標志位撤銷

　　assign done = done_r;

　　//------------------------------------------------

　　//專用寄存器進行移位累加運算

　　always @(posedge clk or negedge rst_n) begin

　　if(!rst_n) begin

　　areg <= 16'h0000;

　　breg <= 16'h0000;

　　yout_r <= 32'h00000000;

　　end

　　else if(start) begin //啟動運算

　　if(i == 5'd0) begin //鎖存乘數(shù)、被乘數(shù)

　　areg <= ain;

　　breg <= bin;

　　end

　　else if(i > 5'd0 && i < 5'd16) begin

　　if(areg[i-1]) yout_r = {1'b0,yout[30:15]+breg,yout_r[14:1]}; //累加并移位

　　else yout_r <= yout_r>>1; //移位不累加

　　end

　　else if(i == 5'd16 && areg[15]) yout_r[31:16] <= yout_r[31:16]+breg; //累加不移位

　　end

　　end

　　assign yout = yout_r;

　　endmodule

　　下面是小墨同學對這段代碼的理解

　　要理解這段代碼，首先要弄明白幾個點。

　　1、我們通常寫的十進制的乘法豎式，同樣適用于二進制。下面我們就以這個算式為例：1011 x 0111 =0100_1101。

　　2、兩個16位的數(shù)相乘，結(jié)果是32位的，沒有32位要在高位補零。

　　3、計算兩個16位的數(shù)相乘需要移位15次。例如：

　　前三次計算是移位的，最后一次沒有移位

　　4、兩個16位的數(shù)相加，結(jié)果是17位的，不夠17位最高位補零。 例如語句yout[30:15]+breg，結(jié)果是17位的。

　　知道了這些，我們就開始看代碼了

　　1、接口部分注釋寫的很清楚，這里就不提了

　　2、數(shù)據(jù)位控制部分

　　always @(posedge clk or negedge rst_n)

　　if(!rst_n) i <= 5'd0;

　　else if(start && i < 5'd17) i <= i+1'b1;

　　else if(!start) i <= 5'd0;

　　當start為1時，芯片讀入兩個數(shù)，此時開始計數(shù)，計數(shù)16次，乘法運算開始

　　3、乘法運算完成標志信號產(chǎn)生

　　always @(posedge clk or negedge rst_n)

　　if(!rst_n) done_r <= 1'b0;

　　else if(i == 5'd16) done_r <= 1'b1; //乘法運算完成標志

　　else if(i == 5'd17) done_r <= 1'b0; //標志位撤銷

　　assign done = done_r;

　　這部分也很好理解

　　4、專用寄存器進行移位累加運算

　　這里為了簡單，就用15到18位代替15到30位

　　以上部分是最主要的計算部分，其他地方相對來說還比較簡單，例如當乘數(shù)某一位為0時，不用累加，直接右移，當i計數(shù)到16時，此時就不用再移位了，可以直接用位數(shù)表示，直接累加即可。

　　下面是仿真圖