【從零開始走進FPGA】隨心所欲——DIY 系統(tǒng)板

　　3. EPM240T100C5N 核心板設計

　　(1)電源模塊

　　a) 由于CPLD內核工作需要3.3V電壓，因此電源模塊需要能提供3.3V電源，由AMS1117-3.3直接產生，供給FPGA VCCIO。電路圖如下所示：

　　b) 由于PLD工作頻率之高，為了得到更穩(wěn)定的時候，更穩(wěn)定的工作狀態(tài)，提供更穩(wěn)定的電源，需要在每個VCC接口下拉一個104的電容。如下圖所示：

　　關于并聯(lián)電容有如下作用：

　　此處為去耦電容，去藕電容就是起到高頻信號提供回流路徑，就是去除高頻耦合，滿足驅動電路電流的變化，避免相互間的耦合干擾 ;同時也有濾波的作用(根據TI的模擬設計方案，若是幾百兆的頻率工作，最好同時并聯(lián)103一下的電容，已達到更好的狀態(tài))。

　　(2)時鐘模塊

　　時鐘是CPLD工作的必須條件(除非在要求不高的場合，使用內部UFM)，用50MHz的晶振產生時鐘源，供給CPLD，作為驅動時鐘。其電路如下所示：

　　(3)復位模塊

　　考慮到電路的穩(wěn)定性，工作的可控性，在電路板中一般都設定復位模塊，來實現(xiàn)硬件的異常復位或者重新開始工作。具體電路圖如下所示：

　　注意：復位信號與CPLD的全局時鐘輸入IO相連，這并不意味著只能連全局時鐘，只是全局時鐘連接能夠達到更大的同步性以及可控性，而一般IO是具有局部性，在時序要求相當嚴格的場合，這樣更保險。

　　(4)JTAG模塊

　　保證一個模塊的運行，這理所當然需要一個靈魂。而這個靈魂的通道，就是JTAG接口。JTAG和PC通信，燒錄配置信息。具體電路圖如下所示：

　　4. CPLD核心板Layout注意事項

　　(1)每一個VCC的去耦電容要盡可能靠近端口，以達到更好的去耦效果

　　(2)JTAG接口4條信號線，大致保持等長，保證信號完備性

　　(3)晶振盡可能靠近IC，CLK輸入信號線不能與IO信號線平行

　　(4)電源盡量做到數模隔離，減少干擾

　　(5)必要時加上防短路電路

　　5. CPLD核心板實物圖

　　若有需要參考原理圖的讀者，請下載Bingo設計的原理圖，下載地址為：

　　http://www.chinaaet.com/lib/detail.aspx?id=86263

　　注：原理圖見附件。

　　四、Step By Step DIY FPGA系統(tǒng)板

　　1. EP2C8Q208C8N 引腳 介紹

　　Cyclone II數據手冊下載地址：http://www.altera.com.cn/literature/lit-cyc2.jsp

　　EPM2C8Q208C8 引腳介紹：

　　相對于CPLD而言，此款型號FPGA出了引腳上增多外，多了1.2V內核電壓，ASP接口，兩個鎖相環(huán)，以及配置方式選擇引腳 MSEL。

　　2. EP2C8Q208C8N 工作條件

　　(1)VCC1 = 3.3V，VCC2 = 1.2V， GND = 0V

　　(2)8個CLK全局時鐘接口至少有一個輸入作為驅動時鐘

　　(3)JTAG接口，用來配置FPGA

　　(4)ASP接口，用來燒錄EPCS

　　(5)MSEL，用來選擇工作模式(同時接地為JTAG+ASP模式)

　　注意1：(4)不是必須的，可以間接通過JTAG下載jic文件來配置EPCS。

　　注意2：對于Cyclone IV器件而言，除了IO，PLL增加以外，另需2.5V芯片工作電壓;以及JTAG保護電路。