基于OV6630圖像傳感器和DSP的圖像采集系統(tǒng)設(shè)計(jì)

　　0 引言

　　DSP是基于可編程超大規(guī)模集成電路和計(jì)算機(jī)技術(shù)發(fā)展起來的一門重要技術(shù)，DSP芯片的快速數(shù)據(jù)采集與處理功能以及片上集成的各種功能模塊為DSP應(yīng)用于各種場合提供了極大的方便。而CMOS圖像傳感器與CCD相比，由于CMOS圖像傳感器能將時(shí)序處理電路和圖像信號的前端放大與數(shù)字化部分集成　 于一個(gè)芯片內(nèi)，因而其發(fā)展一直受到業(yè)界的高度重視。現(xiàn)在，隨著技術(shù)與工藝的發(fā)展，CMOS圖像傳感器不僅在噪聲上得到了有效改善，而且分辨率也得到了明顯提高。CMOS圖像傳感器將以其低廉的價(jià)格、實(shí)用的圖像質(zhì)量、高集成度和相對較少的功耗在視頻采集領(lǐng)域得到廣泛的應(yīng)用。為此，本文提出了一種基于DSP和CMOS圖像傳感器，同時(shí)由復(fù)雜可編程邏輯控制芯片CPLD控制的實(shí)時(shí)圖像采集系統(tǒng)的實(shí)現(xiàn)方案。

　　1 硬件設(shè)計(jì)

　　圖1所示是該圖像采集系統(tǒng)的電路結(jié)構(gòu)框圖。由圖1可見，該圖像采集系統(tǒng)主要由OV6630圖像傳感芯片、CPLD控制模塊、SRAM數(shù)據(jù)存儲(chǔ)器、FLASH程序存儲(chǔ)器、DSP信號處理器等幾部分組成。其圖像采集芯片用美國Omni Vision公司開發(fā)的彩色CMOS圖像傳感器OV6630，該芯片與傳統(tǒng)的CCD傳感器相比，其最明顯的優(yōu)勢是集成度高，功耗小，生產(chǎn)成本低，容易與其它芯片整合。該芯片將CMOS光感應(yīng)核與外圍支持電路集成在一起。由于其運(yùn)用了專有的傳感器技術(shù)，因而能夠消除普通的光電干擾。該芯片的像素陣列為352×288，即101376像素，還有4行、4列可供選擇。圖像數(shù)據(jù)的輸出有多種格式(YCrCb4：2：2，GRB4：2：2和RGB原始數(shù)據(jù)輸出格式)，本系統(tǒng)選用8通道Y輸出RGB原始數(shù)據(jù)輸出格式，以及逐行掃描的工作方式。其輸出格式為：

　　奇數(shù)掃描行BGBG……

　　偶數(shù)掃描行GRGR……

　　根據(jù)人眼對彩色響應(yīng)帶寬不高的大面積著色特點(diǎn)，每個(gè)象素沒有必要同時(shí)輸出3種顏色。因此，數(shù)據(jù)采樣時(shí)，奇數(shù)掃描行的第1，2，3，4，…象素分別采樣和輸出B，G，B，G，…數(shù)據(jù);偶數(shù)掃描行的第1，2，3，4，…象素分別采樣和輸出G，R，G，R，…數(shù)據(jù)。在實(shí)際處理時(shí)，每個(gè)象素的R，G，B信號由象素本身輸出的某一種顏色信號和相鄰象素輸出的其他顏色信號構(gòu)成。這種采樣方式在基本不降低圖像質(zhì)量的同時(shí)，可以將采樣頻率降低60%以上。

　　系統(tǒng)中的核心處理芯片選用TI公司的加強(qiáng)型定點(diǎn)DSP芯片TMS320VC5410A，該DSP的工作頻率可達(dá)160 MHz，內(nèi)部有64KBRAM空間可以靈活的映射為數(shù)據(jù)或程序存儲(chǔ)空間。由于DSP的內(nèi)部存儲(chǔ)空間有限，所以，本設(shè)計(jì)在外部擴(kuò)展了一大小為1 MB的SRAM數(shù)據(jù)存儲(chǔ)器CY7C1021和256 K的FLASH程序存儲(chǔ)器SST39VF400A。控制芯片CPLD選用Altera公司的MAX7000系列芯片EPM7128SLC84-15。該芯片包含84個(gè)I/O管腳、128個(gè)宏單元，每16個(gè)宏單元可組成一個(gè)邏輯陣列塊，工作電壓為5.0 V。該芯片在系統(tǒng)中處于總體時(shí)序控制地位，既用于給圖像傳感器芯片提供控制信號。也用于SRAM和FLASH的片選和讀寫控制，同時(shí)還負(fù)責(zé)LCD的顯示控制。

　　2 軟件設(shè)計(jì)

　　當(dāng)系統(tǒng)配置完畢以后，便可以進(jìn)行圖像數(shù)據(jù)的采集與處理。在采集圖像的過程中，最主要的工作是判別一幀圖像數(shù)據(jù)的開始和結(jié)束的時(shí)刻。在仔細(xì)研究了OV6630輸出的同步信號(VSYNC是垂直同步信號、HREF是水平同步信號、PCLK是輸出數(shù)據(jù)同步信號)的基礎(chǔ)上。筆者用VHDL語言實(shí)現(xiàn)了采集過程起始點(diǎn)的精確控制。圖2所示為圖像采集期間三個(gè)同步信號與數(shù)據(jù)信號的時(shí)序關(guān)系圖。

　　圖2中，每一個(gè)幀同步信號VSYNC周期包含288個(gè)水平同步信號HREF脈沖，而每一個(gè)HREF周期包含352個(gè)PCLK時(shí)鐘脈沖，每一個(gè)PCLK時(shí)鐘可輸出一個(gè)RGB像素的視頻數(shù)據(jù)。