CMOS電路中ESD保護結(jié)構(gòu)的設(shè)計原理與要求

　　在畫版圖時，必須注意將二級ESD保護電路緊靠輸入接收端，以減小輸入接收端與二級ESD保護電路之間襯底及其連線的電阻。為了在較小的面積內(nèi)畫出大尺寸的NMOS管子，在版圖中常把它畫成手指型，畫版圖時應(yīng)嚴格遵循I/OESD的設(shè)計規(guī)則。

　　如果PAD僅作為輸出，保護電阻和柵短接地的NMOS就不需要了，其輸出級大尺寸的PMOS和NMOS器件本身便可充當(dāng)ESD防護器件來用，一般輸出級都有雙保護環(huán)，這樣可以防止發(fā)生閂鎖。

　　在全芯片的ESD結(jié)構(gòu)設(shè)計時，注意遵循以下原則：

　　(1)外圍VDD、VSS走線盡可能寬，減小走線上的電阻;

　　(2)設(shè)計一種 VDD-VSS之間的電壓箝位結(jié)構(gòu)，且在發(fā)生ESD時能提供VDD-VSS直接低阻抗電流泄放通道。對于面積較大的電路，最好在芯片的四周各放置一個這樣 的結(jié)構(gòu)，若有可能，在芯片外圍放置多個VDD、VSS的PAD，也可以增強整體電路的抗ESD能力;

　　(3)外圍保護結(jié)構(gòu)的電源及地的走線盡量與內(nèi)部走線分開，外圍ESD保護結(jié)構(gòu)盡量做到均勻設(shè)計，避免版圖設(shè)計上出現(xiàn)ESD薄弱環(huán)節(jié);

　　(4)ESD保護結(jié)構(gòu)的設(shè)計要在電路的ESD性能、芯片面積、保護結(jié)構(gòu)對電路特性的影響如輸入信號完整性、電路速度、輸出驅(qū)動能力等進行平衡考慮設(shè)計，還需要考慮工藝的容差，使電路設(shè)計達到最優(yōu)化;

　　(5)在實際設(shè)計的一些電路中，有時沒有直接的VDD-VSS電壓箝位保護結(jié)構(gòu)，此時，VDD-VSS之間的電壓箝位及ESD電流泄放主要利用全芯片整 個電路的阱與襯底的接觸空間。所以在外圍電路要盡可能多地增加阱與襯底的接觸，且N+P+的間距一致。若有空間，則最好在VDD、VSS的PAD旁邊及四 周增加VDD-VSS電壓箝位保護結(jié)構(gòu)，這樣不僅增強了VDD-VSS模式下的抗ESD能力，也增強了I/O-I/O模式下的抗ESD能力。

　　一般只要有了上述的大致原則，在與芯片面積折中的考慮下，一般亞微米CMOS電路的抗ESD電壓可達到2500V以上，已經(jīng)可以滿足商用民品電路設(shè)計的ESD可靠性要求。

　　對于深亞微米超大規(guī)模CMOS IC的ESD結(jié)構(gòu)設(shè)計，常規(guī)的ESD保護結(jié)構(gòu)通常不再使用了，通常大多是深亞微米工藝的Foundry生產(chǎn)線都有自己外圍標(biāo)準(zhǔn)的ESD結(jié)構(gòu)提供，有嚴格標(biāo) 準(zhǔn)的ESD結(jié)構(gòu)設(shè)計規(guī)則等，設(shè)計師只需調(diào)用其結(jié)構(gòu)就可以了，這可使芯片設(shè)計師把更多精力放在電路本身的功能、性能等方面的設(shè)計。

　　4 結(jié)束語

　　ESD保護設(shè)計隨著CMOS工藝水平的提高而越來越困難，ESD保護已經(jīng)不單是輸入腳或輸出腳的ESD保護設(shè)計問題，而是全芯片的靜電防護問題。

　　芯片里每一個I/O電路中都需要建立相應(yīng)的ESD保護電路，此外還要從整個芯片全盤考慮，采用整片(whole-chip)防護結(jié)構(gòu)是一個好的選擇，也能節(jié)省I/OPAD上ESD元件的面積。