基于FPGA的高速PID控制器設計與仿真

　　3 工作控制狀態(tài)機的設計

　　典型的數(shù)字PID控制系統(tǒng)由A/D轉(zhuǎn)換、PID控制算法和D/A轉(zhuǎn)換三個關(guān)鍵環(huán)節(jié)構(gòu)成。為了協(xié)調(diào)三個環(huán)節(jié)之間的工作流程，系統(tǒng)工作控制部件必不 可少。純硬件數(shù)字系統(tǒng)的順序控制有多種方案可選，如單片機輔助控制、嵌入式CPU軟核控制、脈沖計數(shù)控制等等，但都難以兼顧系統(tǒng)的高速控制和靈活擴展。在 高速運算和控制方面，有限狀態(tài)機具有以上幾種控制方式難以超越的優(yōu)越性。

　　從狀態(tài)機的信號輸出方式上分，有Moore型和Mealy型兩類狀態(tài)機。從輸出時序上看，前者屬于同步輸出狀態(tài)機，而后者屬于異步輸出狀態(tài)機。Mealy型狀態(tài)機的輸出是當前狀態(tài)和所有輸入信號的函數(shù)，它的輸出是在輸入變化后立即發(fā)生的，不依賴于時鐘的同步[2]。

　　Moore型狀態(tài)機的輸出則僅為當前狀態(tài)的函數(shù)，這類狀態(tài)機在輸入發(fā)生變化時還必須等待時鐘的到來，時鐘使狀態(tài)發(fā)生變化時才導致輸出的變化，所 以比Mealy機要多等待一個時鐘周期，但是能有效避免毛刺現(xiàn)象。本設計所用的狀態(tài)機為單進程Moore型狀態(tài)機。狀態(tài)轉(zhuǎn)換如圖4所示。

　　4 系統(tǒng)實現(xiàn)與功能仿真

　　整個PID控制器的系統(tǒng)設計采用自頂向下的設計方法和模塊化的設計思想，即先由PTD控制器的自然語言描述得到VHDL的系統(tǒng)行為描述，然后對系統(tǒng)分解為誤差A/D變換部件、PID運算部件、控制增量D/A變換以及協(xié)調(diào)三者的控制狀態(tài)機等四個主要模塊。

　　Altera公司專用EDA軟件QuartusII支持原理圖與VHDL語言混合輸入設計方式，除PID運算部件采用原理圖輸入設計方式以外，其余三個部件均采用VHDL輸入設計方式。系統(tǒng)仿真時，如果將系統(tǒng)的最高工作速率設定為120MHz，則采樣速率為24MHz。功能仿真波形圖如圖5所示。

　　通過對增量式數(shù)字PID控制算法的優(yōu)化處理，顯著提高了系統(tǒng)的工作速度。仿真結(jié)果表明，擁有較低轉(zhuǎn)換速率的A/D變換技術(shù)成為提高系統(tǒng)運行速度的瓶頸。就本設計采用的閃爍型A/D器件而言，減少狀態(tài)機等待A/D轉(zhuǎn)換結(jié)束信號EOC(見圖4)的時間，即提高A/D轉(zhuǎn)換的速率是提高系統(tǒng)整體工作速率的關(guān)鍵。

　　本設計中所采用的增量式數(shù)字PID控制算法的設計思想可以應用到有限長單位脈沖響應(FIR)濾波器和無限長單位脈沖響應(ⅡR)濾波器的FPGA設計中，并且同樣可以使用流水線優(yōu)化技術(shù)以提高工作速度。同時，由于PLD設計和專用ASIC設計的通用性，在PLD設計平臺上所完成的設計可以很自然地過渡到專用ASIC的設計工作中，進一步提高了系統(tǒng)的可靠性和集成度。