FPGA四大設(shè)計要點解析

　　本文敘述概括了FPGA應(yīng)用設(shè)計中的要點，包括，時鐘樹、FSM、latch、邏輯仿真四個部分。

　　FPGA的用處比我們平時想象的用處更廣泛，原因在于其中集成的模塊種類更多，而不僅僅是原來的簡單邏輯單元(LE)。

　　早期的FPGA相對比較簡單，所有的功能單元僅僅由管腳、內(nèi)部buffer、LE、RAM構(gòu)建而成，LE由LUT(查找表)和D觸發(fā)器構(gòu)成，RAM也往往容量非常小。

　　現(xiàn)在的FPGA不僅包含以前的LE，RAM也更大更快更靈活，管教IOB也更加的復(fù)雜，支持的IO類型也更多，而且內(nèi)部還集成了一些特殊功能單元，包括：

　　DSP：實際上就是乘加器，F(xiàn)PGA內(nèi)部可以集成多個乘加器，而一般的DSP芯片往往每個core只有一個。換言之，F(xiàn)PGA可以更容易實現(xiàn)多個DSP core功能。在某些需要大量乘加計算的場合，往往多個乘加器并行工作的速度可以遠(yuǎn)遠(yuǎn)超過一個高速乘加器。

　　SERDES：高速串行接口。將來PCI-E、XAUI、HT、S-ATA等高速串行接口會越來越多。有了SERDES模塊，F(xiàn)PGA可以很容易將這些高速串行接口集成進(jìn)來，無需再購買專門的接口芯片。

　　CPU core：分為2種，軟core和硬core。軟core是用邏輯代碼寫的CPU模塊，可以在任何資源足夠的FPGA中實現(xiàn)，使用非常靈活。而且在大容量的FPGA中還可以集成多個軟core，實現(xiàn)多核并行處理。硬core是在特定的FPGA內(nèi)部做好的CPU core，優(yōu)點是速度快、性能好，缺點是不夠靈活。

　　不過，F(xiàn)PGA還是有缺點。對于某些高主頻的應(yīng)用，F(xiàn)PGA就無能為力了。現(xiàn)在雖然理論上FPGA可以支持的500MHz，但在實際設(shè)計中，往往200MHz以上工作頻率就很難實現(xiàn)了。

　　FPGA設(shè)計要點之一：時鐘樹

　　對于FPGA來說，要盡可能避免異步設(shè)計，盡可能采用同步設(shè)計。

　　同步設(shè)計的第一個關(guān)鍵，也是關(guān)鍵中的關(guān)鍵，就是時鐘樹。

　　一個糟糕的時鐘樹，對FPGA設(shè)計來說，是一場無法彌補的災(zāi)難，是一個沒有打好地基的大樓，崩潰是必然的。

　　具體一些的設(shè)計細(xì)則：

　　1)盡可能采用單一時鐘;

　　2)如果有多個時鐘域，一定要仔細(xì)劃分，千萬小心;

　　3)跨時鐘域的信號一定要做同步處理。對于控制信號，可以采用雙采樣;對于數(shù)據(jù)信號，可以采用異步fifo。需要注意的是，異步fifo不是萬能的，一個異步fifo也只能解決一定范圍內(nèi)的頻差問題。

　　4)盡可能將FPGA內(nèi)部的PLL、DLL利用起來，這會給你的設(shè)計帶來大量的好處。

　　5)對于特殊的IO接口，需要仔細(xì)計算Tsu、Tco、Th，并利用PLL、DLL、DDIO、管腳可設(shè)置的delay等多種工具來實現(xiàn)。簡單對管腳進(jìn)行Tsu、Tco、Th的約束往往是不行的。

　　可能說的不是很確切。這里的時鐘樹實際上泛指時鐘方案，主要是時鐘域和PLL等的規(guī)劃，一般情況下不牽扯到走線時延的詳細(xì)計算(一般都走全局時鐘網(wǎng)絡(luò)和局部時鐘網(wǎng)絡(luò)，時延固定)，和ASIC中的時鐘樹不一樣。對于ASIC，就必須對時鐘網(wǎng)絡(luò)的設(shè)計、布線、時延計算進(jìn)行仔細(xì)的分析計算才行。

　　FPGA設(shè)計要點之二：FSM

　　FSM：有限狀態(tài)機。這個可以說時邏輯設(shè)計的基礎(chǔ)。幾乎稍微大一點的邏輯設(shè)計，幾乎都能看得到FSM。

　　FSM分為moore型和merly型，moore型的狀態(tài)遷移和變量無關(guān)，merly型則有關(guān)。實際使用中大部分都采用merly型。

　　FSM通常有2種寫法：單進(jìn)程、雙進(jìn)程。

　　初學(xué)者往往喜歡單進(jìn)程寫法，格式如下：

　　always @( posedge clk or posedge rst )

　　begin

　　if ( rst == 1'b1 )

　　FSM_status

　　FPGA設(shè)計要點之三：latch

　　首先回答一下：

　　1)stateCAD沒有用過，不過我感覺用這個東東在構(gòu)建大的系統(tǒng)的時候似乎不是很方便。也許用system C或者system Verilog更好一些。

　　2)同步、異步的叫法是我所在公司的習(xí)慣叫法，不太對，不過已經(jīng)習(xí)慣了，呵呵。

　　這次講一下latch。

　　latch的危害已經(jīng)說過了，這里不再多說，關(guān)鍵講一下如何避免。

　　1)在組合邏輯進(jìn)程中，if語句一定要有else!并且所有的信號都要在if的所有分支中被賦值。

　　always @( * ) begin

　　if ( sig_a == 1'b1 ) sig_b = sig_c;

　　end

　　這個是絕對會產(chǎn)生latch的。

　　正確的應(yīng)該是

　　always @( * ) begin

　　if ( sig_a == 1'b1 ) sig_b = sig_c;

　　else sig_b = sig_d;

　　end

　　另外需要注意，下面也會產(chǎn)生latch。也就是說在組合邏輯進(jìn)程中不能出現(xiàn)自己賦值給自己或者間接出現(xiàn)自己賦值給自己的情況。

　　always @( * ) begin

　　if ( rst == 1'b1 ) counter = 32'h00000000;

　　else counter = counter + 1;

　　end

　　但如果是時序邏輯進(jìn)程，則不存在該問題。

　　2)case語句的default一定不能少!

　　原因和if語句相同，這里不再多說了。

　　需要提醒的是，在時序邏輯進(jìn)程中，default語句也一定要加上，這是一個很好的習(xí)慣。

　　3)組合邏輯進(jìn)程敏感變量不能少也不能多。

　　這個問題倒不是太大，verilog2001語法中可以直接用 * 搞定了。

　　順便提一句，latch有弊就一定有利。在FPGA的LE中，總存在一個latch和一個D觸發(fā)器，在支持DDR的IOE(IOB)中也存在著一個latch來實現(xiàn)DDIO。不過在我們平時的設(shè)計中，對latch還是要盡可能的敬而遠(yuǎn)之。

　　FPGA設(shè)計要點之四:邏輯仿真

　　仿真是FPGA設(shè)計中必不可少的一步。沒有仿真，就沒有一切。

　　仿真是一個單調(diào)而繁瑣的工作，很容易讓人產(chǎn)生放棄或者偷工減料的念頭。這時一定要挺住!

　　仿真分為單元仿真、集成仿真、系統(tǒng)仿真。

　　單元仿真：針對每一個最小基本模塊的仿真。單元仿真要求代碼行覆蓋率、條件分支覆蓋率、表達(dá)式覆蓋率必須達(dá)到100%!這三種覆蓋率都可以通過MODELSIM來查看，不過需要在編譯該模塊時要在Compile option中設(shè)置好。

　　集成仿真：將多個大模塊合在一起進(jìn)行仿真。覆蓋率要求盡量高。

　　系統(tǒng)仿真：將整個硬件系統(tǒng)合在一起進(jìn)行仿真。此時整個仿真平臺包含了邏輯周邊芯片接口的仿真模型，以及BFM、Testbench等。系統(tǒng)仿真需要根據(jù)被仿真邏輯的功能、性能需求仔細(xì)設(shè)計仿真測試?yán)头抡鏈y試平臺。系統(tǒng)仿真是邏輯設(shè)計的一個大分支，是一門需要專門學(xué)習(xí)的學(xué)科。