基于LabVIEW的三極管壽命測(cè)試系統(tǒng)

　　3.3工作過程的實(shí)現(xiàn)

　　3.3. 1綜述

　　工作開始前，先連接下位機(jī)，連接成功后，調(diào)用自檢模塊，對(duì)將要做老練測(cè)試的老化板進(jìn)行自檢，自檢成功后，上位機(jī)將參數(shù)下發(fā)到下位機(jī)，然后下發(fā)開始控制命令，下位機(jī)輪詢每塊板子的控制命令字，板子開始工作后，將工作需要的加熱電流和測(cè)量電流以及程控電壓等通過串行數(shù)據(jù)傳輸模塊下發(fā)到驅(qū)動(dòng)板，通過驅(qū)動(dòng)板加載到相應(yīng)的老化板上，給器件加熱，記錄此時(shí)的時(shí)間，即為加熱開始時(shí)刻，當(dāng)前時(shí)刻與加熱開始時(shí)刻之差大于等于開時(shí)間的時(shí)候，停止加熱，打開風(fēng)扇，記錄加熱結(jié)束時(shí)刻，開始AD采集，根據(jù)采集的電流和電壓計(jì)算出結(jié)溫，將數(shù)值傳回上位機(jī)，上位機(jī)根據(jù)溫度變化繪出一條曲線。當(dāng)前時(shí)刻與加熱結(jié)束時(shí)刻之差大于等于關(guān)時(shí)間時(shí)，冷卻完成并結(jié)束測(cè)量，進(jìn)入下一次循環(huán)，循環(huán)次數(shù)到達(dá)后，將此板子置于空閑狀態(tài)。

　　3.3.2精度和切換速度的實(shí)現(xiàn)

　　1)高速ADC采集

　　sbRIO-9612上集成有AD采集芯片，16位的AD可以保證其采樣分辨率達(dá)到1‰，同時(shí)，4μs的轉(zhuǎn)換時(shí)間，保證了AD的采樣速度;為了消除共模噪聲的影響，將32路AD轉(zhuǎn)換為16路的差分輸入，采集時(shí)每次每個(gè)通道連續(xù)取8個(gè)數(shù)值求均值為本次采集的結(jié)果，同時(shí)配合老化板中采用的高速開關(guān)進(jìn)行切換，保證了采集數(shù)據(jù)的精度要求。下圖是在設(shè)定的10 mA的測(cè)量電流和12 V的程控電壓，通過LabVIEW顯示出當(dāng)前NMOS管(型號(hào)為IRFP460)的結(jié)電壓和當(dāng)前時(shí)刻測(cè)量得到的管子結(jié)溫，室溫通過安裝在每塊老化板上的溫度傳感器得出為17.3 20 6攝氏度，從圖5中看出，AD采集回來的16通道的值都在小數(shù)點(diǎn)三位后開始波動(dòng)，保證了計(jì)算得到的△Vf的值在小數(shù)點(diǎn)后二位開始波動(dòng)。

　　系統(tǒng)在加熱狀態(tài)切入到測(cè)量狀態(tài)后20μs內(nèi)可完成所有工位結(jié)電壓的采集，為達(dá)到快速采集要求，編寫程序時(shí)候，考慮到ADC高實(shí)時(shí)性問題，將采集部分分配到sbRIO-9612的FPGA上完成，sbRIO-9612的Onboard Clock為40 MHz，即0.025μs的周期，寫FPGA程序時(shí)，將ADC采集配置(即開關(guān)的切換命令執(zhí)行)和采集數(shù)據(jù)放到順序結(jié)構(gòu)的相鄰的兩幀之間，考慮到開關(guān)切換時(shí)間，中間加1μs的等待，保證數(shù)據(jù)的可靠性，然后開始數(shù)據(jù)采集，ADC采集部分程序如圖6所示。

　　圖6 AD采集結(jié)果在Labview中顯示

　　圖7 FPGA上ADC結(jié)電壓采集程序

　　2)差分?jǐn)?shù)據(jù)傳輸

　　此模塊實(shí)現(xiàn)sbRIO-9612與FPGA之間的通信，通信方式為總線異步訪問的方式，通過串行DAC方式收發(fā)數(shù)據(jù)，所謂串行DAC，即在一定的時(shí)鐘下(時(shí)鐘周期為80 MHz)，按照固定的時(shí)序進(jìn)行串行發(fā)數(shù)，先將地址分配到端口，地址總共為六位，即A0-A5，高四位為地址位(控制板號(hào))，低兩位為驅(qū)動(dòng)板寄存器地址;然后將數(shù)據(jù)放到數(shù)據(jù)總線上，數(shù)據(jù)格式為U8，置高WR/RD，然后：DR位置低，保持兩個(gè)時(shí)鐘周期，DR置高，完成串行DAC寫數(shù)據(jù);同理，讀數(shù)據(jù)時(shí)先設(shè)置地址總線，WR/RD置低，DR置低，保持兩個(gè)時(shí)鐘周期，在兩個(gè)周

　　期內(nèi)完成數(shù)據(jù)的讀取，DR置高，完成串行DAC讀數(shù)據(jù)。整個(gè)通信模塊按照通信協(xié)議，實(shí)現(xiàn)了sbRIO-9612對(duì)FPGA的控制。

　　圖8 SbRIO讀取和寫入時(shí)序