基于高速ADC的技術(shù)文獻(xiàn)及設(shè)計(jì)方案匯總，軟硬件協(xié)同

　　ADC，Analog-to-Digital Converter的縮寫，指模/數(shù)轉(zhuǎn)換器或者模擬/數(shù)字轉(zhuǎn)換器。是指將連續(xù)變量的模擬信號(hào)轉(zhuǎn)換為離散的數(shù)字信號(hào)的器件。真實(shí)世界的模擬信號(hào)，例如溫度、壓力、聲音或者圖像等，需要轉(zhuǎn)換成更容易儲(chǔ)存、處理和發(fā)射的數(shù)字形式。模/數(shù)轉(zhuǎn)換器可以實(shí)現(xiàn)這個(gè)功能，在各種不同的產(chǎn)品中都可以找到它的身影。

　　多片高速ADC和DAC在閉環(huán)系統(tǒng)中的關(guān)鍵作用

　　本文討論閉環(huán)系統(tǒng)的關(guān)鍵要素，重點(diǎn)關(guān)注模/數(shù)轉(zhuǎn)換器(ADC)和數(shù)/模轉(zhuǎn)換器(DAC)的關(guān)鍵角色。文章介紹多片高速ADC和DAC作為控制系統(tǒng)核心的關(guān)鍵作用和性能優(yōu)勢(shì)。最后，我們以MAXREFDES32和MAXREFDES71參考設(shè)計(jì)為例，介紹隔離電源和數(shù)據(jù)子系統(tǒng)在工業(yè)閉環(huán)中的應(yīng)用。

　　PCB層級(jí)中時(shí)序交錯(cuò)式超高速ADC解決方案

　　本文將探討運(yùn)用時(shí)序交錯(cuò)式類比數(shù)位轉(zhuǎn)換器時(shí)所出現(xiàn)的技術(shù)挑戰(zhàn)，并對(duì)此提供實(shí)用的系統(tǒng)設(shè)計(jì)解決方案。本文也將說明可以解決目前已知問題的創(chuàng)新元件的特色及設(shè)計(jì)技術(shù)。

　　一種用于高速ADC的采樣保持電源電路的設(shè)計(jì)

　　本文基于TSMC 0.25μm CMOS工藝，設(shè)計(jì)了一個(gè)具有高增益、高帶寬的OTA，并且利用該OTA構(gòu)造一個(gè)適用于10位，100 MS/s的流水線ADC的采樣保持電路。文章討論了適宜采用的跨導(dǎo)運(yùn)算放大器的結(jié)構(gòu)以及對(duì)其性能產(chǎn)生影響的因素和采樣保持電路的結(jié)構(gòu)，最后給出了仿真結(jié)果。

　　如何挑選一個(gè)高速ADC

　　高速ADC的性能特性對(duì)整個(gè)信號(hào)處理鏈路的設(shè)計(jì)影響巨大。系統(tǒng)設(shè)計(jì)師在考慮ADC對(duì)基帶影響的同時(shí)，還必須考慮對(duì)射頻(RF)和數(shù)字電路系統(tǒng)的影響。由于ADC位于模擬和數(shù)字區(qū)域之間，評(píng)價(jià)和選擇的責(zé)任常常落在系統(tǒng)設(shè)計(jì)師身上，而系統(tǒng)設(shè)計(jì)師并不都是ADC專家。

　　3GSps超高速ADC系統(tǒng)設(shè)計(jì)解決方案

　　本文中的參考設(shè)計(jì)將采用ADC083000/B3000。時(shí)鐘源是高速數(shù)據(jù)轉(zhuǎn)換系統(tǒng)中最重要的子電路之一。這是因?yàn)闀r(shí)鐘信號(hào)的定時(shí)精度會(huì)直接影響ADC的動(dòng)態(tài)性能。為了將這種影響最小化，ADC的時(shí)鐘源必須 具有很低的定時(shí)抖動(dòng)或相位噪聲。

　　減少高速ADC系統(tǒng)中的數(shù)字反饋

　　本文解釋了數(shù)字反饋，并討論了一種新的創(chuàng)新性 ADC，這種 ADC 內(nèi)置了一些功能，在良好設(shè)計(jì)的布局也許不足以解決問題的情況下，這些功能可用來克服數(shù)字反饋。

　　副邊變壓器端接提升高速ADC的增益平坦度

　　本文以MAX1124 (Maxim近期推出的250MHz、10位高IF ADC)為例，討論不同的端接架構(gòu)以及對(duì)高速ADC增益平坦度和動(dòng)態(tài)范圍的影響。

　　高速ADC電源設(shè)計(jì)方案

　　本文介紹對(duì)于了解高速ADC電源設(shè)計(jì)至關(guān)重要的各種測(cè)試測(cè)量方法。為了確定轉(zhuǎn)換器對(duì)供電軌噪聲影響的敏感度，以及確定供電軌必須處于何種噪聲水平才能使ADC實(shí)現(xiàn)預(yù)期性能，有兩種測(cè)試十分有用：一般稱為電源抑制比(PSRR)和電源調(diào)制比(PSMR)。

　　12位高速ADC存儲(chǔ)電路設(shè)計(jì)與實(shí)現(xiàn)

　　本文詳細(xì)介紹了一種高 速A/D轉(zhuǎn)換芯片AD9225的結(jié)構(gòu)和應(yīng)用,在比較了各種高速數(shù)據(jù)采集系統(tǒng)的存儲(chǔ)方案的基礎(chǔ)上,給出了AD9225與628512存儲(chǔ)器的接口電路。該電路實(shí)際上是高

　　速ADC與一般RAM接口的縮影。在寫信號(hào)的實(shí)現(xiàn)上,采用了控制邏輯,具有創(chuàng)新性和通用性。

　　高速ADC設(shè)置共模輸入范圍

　　輸入共模電壓范圍(Vcm)對(duì)于包含了基帶采樣和高速ADC的通信接收機(jī)設(shè)計(jì)非常重要，尤其是采用直流耦合輸入、單電源供電的低壓電路。對(duì)于單電源供電電路，饋送到放大器和ADC的輸入信號(hào)應(yīng)該偏置在Vcm范圍以內(nèi)的直流電平，能夠消除放大器和ADC設(shè)計(jì)的一大屏障，因?yàn)椴槐卦?V保持低失真和高線性度。