GLOBALFOUNDRIES為下一代芯片設(shè)計而強化了14nm FinFET的設(shè)計架構(gòu)

　　GLOBALFOUNDRIES，世界先進(jìn)半導(dǎo)體制造技術(shù)的領(lǐng)導(dǎo)者，今天宣布了其為14 nm FinFET工藝技術(shù)而開發(fā)的強化過的設(shè)計架構(gòu)，在幫助那些采用先進(jìn)工藝技術(shù)設(shè)計的客戶的進(jìn)程上達(dá)到了一個關(guān)鍵里程碑。

　　GLOBALFOUNDRIES與重要合作伙伴Cadence，Mentor Graphics，以及Synopsys合作開發(fā)出的新型設(shè)計流程，實現(xiàn)了從RTL到GDS的轉(zhuǎn)換。該流程包括了基于工藝技術(shù)的PDK和早期試用標(biāo)準(zhǔn)單元庫，形成一個數(shù)字設(shè)計“入門套件”，為設(shè)計人員進(jìn)行物理實現(xiàn)，并能針對性能、功耗和面積， 提供了一個可用的內(nèi)置測試單元。

　　GLOBALFOUNDRIES設(shè)計部高級副總裁Rick Mahoney表示：“GLOBALFOUNDRIES致力于為客戶提供先進(jìn)的技術(shù)平臺，其中包括高效率及完善的設(shè)計基礎(chǔ)架構(gòu)。為確保專為14nm FinFET工藝技術(shù)提供的設(shè)計生態(tài)系統(tǒng)的最高品質(zhì)體驗，GLOBALFOUNDRIES與EDA合作伙伴展開合作，強化了自身的設(shè)計能力，并縮短了14nm FinFET復(fù)雜工藝技術(shù)從設(shè)計到量產(chǎn)的時間。”

　　GLOBALFOUNDRIES優(yōu)化的數(shù)字設(shè)計流程解決了14nm FinFET技術(shù)節(jié)點對關(guān)鍵設(shè)計規(guī)則帶來的挑戰(zhàn)，包括新近引進(jìn)的對離子注入和雙曝光而敏感的布線規(guī)則、In-Design DRC™修正和良率補償、局部/隨機帶來的時序變化、三維FinFET參數(shù)提取，以及色彩感知的LVS/DRC等新功能。

　　基于Synopsys的設(shè)計入門工具(Design Enablement Starter Kit)利用其Galaxy™設(shè)計平臺的強大功能，提供了正對性能、功耗和面積全方位優(yōu)化的GLOBALFOUNDRIES 14LPP FinFET設(shè)計坊案。Synopsys的Design Compiler®圖形合成，配合其Formality ®平衡檢驗方案，通過提供與物理實現(xiàn)密切相關(guān)的實際指導(dǎo)和結(jié)果，簡化了這一流程。Synopsys IC Compiler™，IC Compiler II和IC Validator解決方案通過In-Design色彩感知物理驗證為FinFET器件的實現(xiàn)提供了離子注入和雙曝光感知的布線。Synopsys的StarRC™提取工具通過對色彩感知和三維模型，為14nm雙曝光提供了支持。此外，業(yè)界標(biāo)準(zhǔn)Synopsys PrimeTime®可以對FinFET器件帶來超低電壓、更強的米勒效應(yīng)和電阻率，以及工藝波動帶來的變化， 進(jìn)行精確的計算， 包括延時計算，時序分析及波形傳播。

　　為使客戶在設(shè)計時獲得GLOBALFOUNDRIES 14LPP帶來的優(yōu)越性，GLOBALFOUNDRIES和Cadence一起創(chuàng)造出了從RTL到GDSII的FinFET完整數(shù)字流程。該數(shù)字流程針對14LPP優(yōu)化了Cadence的前端、后端、物理驗證和DFM解決方案。對于設(shè)計前端，Cadence的RTL編譯流程用14LPP單元庫進(jìn)行了微調(diào)。在物理實現(xiàn)方面，Encounter®數(shù)字實現(xiàn)系統(tǒng)(EDI)和Innovus™實現(xiàn)系統(tǒng)為校正布局和布線提供了色彩感知雙曝光技術(shù)、并為14LPP設(shè)計規(guī)則和單元庫提供自定義設(shè)置、借以優(yōu)化功率、性能和面積(PPA)。同時應(yīng)用In-Design PVS DRC糾正和In-Design曝光熱點糾正方案可以幫助設(shè)計人員減少設(shè)計的反復(fù)次數(shù)并使得設(shè)計變得容易。對于簽收，新的流程功能集成了Quantus QRC 參數(shù)提取和Tempus時序簽收解決方案。EDI和Innovus的集成則允許Quantus和Tempus在布線過程中早期引入先進(jìn)的工藝模型，以獲得更佳時序收斂并加快完成設(shè)計。Encounter Conformal®等效檢查隱含在設(shè)計流程的多個階段。Voltus的功率和EMIR分析、獨立物理驗證、以及曝光熱點檢測也都隱含在參考流程之中。該參考流程提供了Cadence工具套件和GLOBALFOUNDRIES 14LPP工藝的指導(dǎo)方法，旨在確保設(shè)計人員用最少的學(xué)習(xí)時間最大限度地突出PPA的好處。

　　如同應(yīng)用在前一代工藝技術(shù)節(jié)點的出帶，入門套件使用Mentor Graphics Calibre®工具集來簽收。在14nm入門套件中，Calibre nmDRC™和Calibre MultiPatterning產(chǎn)品用于層分解、DRC驗證和金屬填充，而Calibre nmLVS™產(chǎn)品用于邏輯驗證。

　　作為行業(yè)最先進(jìn)的技術(shù)之一，GLOBALFOUNDRIES 的14nm FinFET為高容量、高性能和低功耗SoC設(shè)計提供了一個理想的解決方案。14nm FinFET在高性能和低功耗特性上遠(yuǎn)超包括28nm在內(nèi)的前代工藝，為滿足不斷增長的市場需求提供了理想的技術(shù)。 不僅如此，14nm FinFET還憑借其優(yōu)越的低功率、高性能和小面積的特點給客戶帶來了成本優(yōu)勢。

　　GLOBALFOUNDRIES 14nm FINFET 技術(shù)已經(jīng)開始出產(chǎn)品，并將如期在2015年支持來自客戶的多種產(chǎn)品的試產(chǎn)和產(chǎn)量。

　　通過GLOBALFOUNDRIES設(shè)計合作伙伴的生態(tài)系統(tǒng)，設(shè)計人員將獲得系統(tǒng)設(shè)計、嵌入式軟件設(shè)計、SOC設(shè)計與驗證，以及物理實現(xiàn)等廣泛的服務(wù)。這包括設(shè)計自動化(EDA)和驗證過的IP模塊的設(shè)計流程、單元庫等、工藝設(shè)計工具包(PDK)和技術(shù)支持文件等仿真與驗證設(shè)計工具。