小間距QFN封裝PCB設計串擾抑制分析

　　一、引言

　　隨著電路設計高速高密的發(fā)展趨勢，QFN封裝已經有0.5mm pitch甚至更小pitch的應用。由小間距QFN封裝的器件引入的PCB走線扇出區(qū)域的串擾問題也隨著傳輸速率的升高而越來越突出。對于8Gbps及以上的高速應用更應該注意避免此類問題，為高速數字傳輸鏈路提供更多裕量。本文針對PCB設計中由小間距QFN封裝引入串擾的抑制方法進行了仿真分析，為此類設計提供參考。

　　二、問題分析

　　在PCB設計中，QFN封裝的器件通常使用微帶線從TOP或者BOTTOM層扇出。對于小間距的QFN封裝，需要在扇出區(qū)域注意微帶線之間的距離以及并行走線的長度。圖一是一個0.5 pitch QFN封裝的尺寸標注圖。

　　圖二是一個使用0.5mm pitch QFN封裝的典型的1.6mm板厚的6層板PCB設計：

　　差分線走線線寬/線距為：8/10，走線距離參考層7mil，板材為FR4.

　　從上述設計我們可以看出，在扇出區(qū)域差分對間間距和差分對內的線間距相當，會使差分對間的串擾增大。

　　圖四是上述設計的差分模式的近端串擾和遠端串擾的仿真結果，圖中D1~D6是差分端口。

　　從仿真結果可以看出，即使在并行走線較短的情況下，差分端口D1對D2的近端串擾在5GHz超過了-40dB，在10GHz達到了-32dB，遠端串擾在15GHz達到了-40dB.對于10Gbps及以上的應用而言，需要對此處的串擾進行優(yōu)化，將串擾控制到-40dB以下。

　　三、優(yōu)化方案分析

　　對于PCB設計來說，比較直接的優(yōu)化方法是采用緊耦合的差分走線，增加差分對間的走線間距，并減小差分對之間的并行走線距離。

　　圖五是針對上述設計使用緊耦合差分線進行串擾優(yōu)化的一個實例：

　　圖六是上述設計的差分模式的近端串擾和遠端串擾的仿真結果：

　　從優(yōu)化后的仿真結果可以看出，使用緊耦合并增加差分對之間的間距可以使差分對間的近端串擾在0~20G的頻率范圍內減小4.8~6.95dB.遠端串擾在5G~20G的頻率范圍內減小約1.7~5.9dB.

　　除了在布線時拉開差分對之間的間距并減小并行距離之外，我們還可以調整差分線走線層和參考平面的距離來抑制串擾。距離參考層越近，越有利于抑制串擾。在采用緊耦合走線方式的基礎上，我們將TOP層與其參考層之間的距離由7mil調整到4mil.

　　根據上述優(yōu)化進行仿真，仿真結果如下圖：