三大新技術(shù)能否改善IC設(shè)計(jì)中的功耗、性能和面積？

　　兩岸的IC設(shè)計(jì)公司在先進(jìn)制程節(jié)點(diǎn)晶片設(shè)計(jì)和其復(fù)雜度的進(jìn)展令全球半導(dǎo)體界矚目。于此同時(shí)，對領(lǐng)先EDA工具的需求也持續(xù)上升。

　　Cadence在今年上半年推出了Innovus設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)，稱其為新一代的實(shí)體設(shè)計(jì)實(shí)現(xiàn)解決方案，使系統(tǒng)開發(fā)人員能夠在先進(jìn)的16/14/10奈米FinFET制程以及其他成熟的制程節(jié)點(diǎn)上交付最佳功耗、性能和面積(PPA)指標(biāo)的設(shè)計(jì)。

　　2015年10月中旬，我拜訪了Cadence位于美國矽谷的總部，與Cadence公司設(shè)計(jì)實(shí)作產(chǎn)品事業(yè)部的產(chǎn)品管理總監(jiān)Vinay Patwardhan就如何進(jìn)一步加速IC上市并同時(shí)提高PPA指標(biāo)進(jìn)行了面對面的交流。

　　Patwardhan于2013年加入Cadence，他積極參與了為市場帶來新的Signoff及數(shù)位實(shí)現(xiàn)工具的工作。在加入Cadence之前，他曾在Synopsys、Magma、Sun Microsystems以及Texas Instruments任職，擔(dān)任支援并設(shè)計(jì)高性能微處理器和ASIC的不同管理角色。

　　作者與Vinay Patwardhan在Cadence美國總部

　　為什么Cadence要投資新的數(shù)位實(shí)現(xiàn)工具?

　　在過去的4~5年里，我們見證了產(chǎn)業(yè)中數(shù)位IC技術(shù)的巨大變化。關(guān)于周轉(zhuǎn)時(shí)間(turnaround time)、功耗、性能和面積最佳化都具有更嚴(yán)峻的挑戰(zhàn)，而這些挑戰(zhàn)使設(shè)計(jì)EDA工具變得越來越復(fù)雜。

　　我們收到一些客戶的回饋，他們很努力的在尋找解決方案以說明其設(shè)計(jì)新的晶片系統(tǒng)。Cadence已經(jīng)具有一些基礎(chǔ)架構(gòu)的工具，我們?nèi)绾尾拍苷嬲膭?chuàng)新并且把其發(fā)展到下一個(gè)解決客戶實(shí)際需求的工具?這對我們確實(shí)是個(gè)挑戰(zhàn)。

　　我們看到對資料中心、物聯(lián)網(wǎng)、汽車、通訊設(shè)備、尤其是行動(dòng)運(yùn)算領(lǐng)域的晶片需求在不斷增長。為了適應(yīng)上述市場的變化，我們把開發(fā)工具在應(yīng)用環(huán)境和技術(shù)上作了改進(jìn)，來解決諸如周轉(zhuǎn)時(shí)間、面積和功耗方面的挑戰(zhàn)。同樣的，晶片在制造環(huán)節(jié)的每個(gè)技術(shù)節(jié)點(diǎn)變得越來越小也是一個(gè)挑戰(zhàn)，必須關(guān)注每一個(gè)不同制程節(jié)點(diǎn)的設(shè)計(jì)。

　　這就是Cadence為什么要開發(fā)新的數(shù)位實(shí)現(xiàn)軟體工具的原因。因?yàn)樵谶@個(gè)過程中我們看到了市場在不斷擴(kuò)大，并且我們的解決方案可以真正的服務(wù)我們的客戶。Cadence傳統(tǒng)上有一系列很好的模擬設(shè)計(jì)工具，投資于數(shù)位實(shí)現(xiàn)技術(shù)使得我們得以強(qiáng)化這些模擬工具，并且提供一套完整的解決方案來因應(yīng)那些挑戰(zhàn)。

　　設(shè)計(jì)挑戰(zhàn)引發(fā)對新工具的需求

　　采用FinFET設(shè)計(jì)的晶片規(guī)模會(huì)很大，Cadence將如何應(yīng)付更大、更復(fù)雜的晶片設(shè)計(jì)?

　　幾年前，工程師在設(shè)計(jì)IC時(shí)會(huì)用2,000至3,000萬閘(gate)?，F(xiàn)在如果使用FinFET，尺寸會(huì)變得更小，速度變得更快，能夠放在一個(gè)晶片上的配置顯著增加?，F(xiàn)在，SoC設(shè)計(jì)已進(jìn)入到1億至1.2億閘的時(shí)代。當(dāng)采用FinFET制程時(shí)，設(shè)計(jì)規(guī)模將變得更大。

　　以前，一個(gè)分區(qū)模組(partition)的容量通常為0.7百萬到1百萬的閘。但是現(xiàn)在，在晶片整體具有1.2億閘的情況下，你需要上百個(gè)分區(qū)模組，而且管理也變得非常復(fù)雜。所以我們需要更大的容量，以及能夠承載更大容量的先進(jìn)技術(shù)。

　　我們要做的就是設(shè)計(jì)一個(gè)能夠大規(guī)模平行運(yùn)算的架構(gòu)使它能夠處理盡可能多的分區(qū)模組或閘，并且將它們聚集到至少一個(gè)分區(qū)模組里以同步運(yùn)作。晶片變得越來越智慧并且需求量越來越大，我們有技能、技術(shù)和多種方式來處理容量很大的分區(qū)模組。

　　我們必須在核心演算法上做改變，因?yàn)檫@些FinFET晶片的特性跟以前大不相同，比如閘的結(jié)構(gòu)、密度等。為了運(yùn)算功率或FinFET晶片的面積，以前的一些核心演算法也增加它的功能來支持平行運(yùn)算。

　　平行運(yùn)算需要多執(zhí)行緒、多核心和分布處理能力。其中，分散式處理(distributed parallel solution)可以采用不同的計(jì)算設(shè)備，可具備數(shù)百個(gè)CPU，我們就可以同時(shí)處理大量的分區(qū)模組。實(shí)際上，我們看到一些客戶正在推動(dòng)5百萬以上instance的分區(qū)模組。事實(shí)上，Cadence已可以支援具有16個(gè)CPU、分區(qū)密度達(dá)1千萬 instance的模組。這就是我們所介紹的核心技術(shù)以及其的主要不同點(diǎn)。

　　Innovus系統(tǒng)概念圖

　　FinFET制程也許可以推動(dòng)PPA。那么，Cadence的工具又如何提升PPA?在動(dòng)態(tài)功耗方面又如何最佳化?

　　通常來說，當(dāng)制程由平面轉(zhuǎn)移到FinFET時(shí)，你必須最佳化PPA中的功耗性能和面積。而FinFET元件本身就有面積優(yōu)勢以及更快更好的轉(zhuǎn)換速率。

　　最初推出FinFET的動(dòng)機(jī)有兩個(gè)：一是節(jié)省晶片30%的功耗，二是減小面積，進(jìn)而提高性能。所以FinFET晶片的功耗最佳化跟以往的平面制程晶片有顯著的差別。以前我們必須要最佳化兩個(gè)部分：動(dòng)態(tài)功耗和漏電功耗，尤其是漏電功耗，因?yàn)闇系雷兊迷絹碓叫?。但現(xiàn)在FinFET本身就解決了漏電功耗的問題，動(dòng)態(tài)功耗就變成一個(gè)非常重要的問題。

　　易用性高的設(shè)備有多種多樣的模式。比如手機(jī)有待機(jī)模式，那時(shí)漏電功耗就成為主要的問題，而當(dāng)動(dòng)態(tài)功耗變得越來越重要時(shí)，它就成為最主要的模式。所以，現(xiàn)在不能再僅僅只是最佳化動(dòng)態(tài)功耗或者漏電功耗，你必須要最佳化整個(gè)功耗。

　　當(dāng)最佳化整個(gè)功耗時(shí)你需要一些智慧工具來識別晶片的狀態(tài)，然后才能做出最佳化動(dòng)態(tài)功耗或者漏電功耗的正確決定。

　　動(dòng)態(tài)功耗對于FinFET變得十分重要。我們在Innovus數(shù)位工具中特別提供一個(gè)平滑的節(jié)點(diǎn)控制(node control)來最佳化漏電，同時(shí)最佳化動(dòng)態(tài)功耗，并貫穿整個(gè)過程。這就是Innovus采用的功耗最佳化技術(shù)。

　　上面提到了功耗部分。就性能和面積而言，Cadence也有一些特別的產(chǎn)品。功耗最佳化是一方面，另一方面Innovus和Genus合成解決方案可分享一個(gè)共同的布局引擎(GigaPlace engine)。同時(shí)，slack可用來驅(qū)動(dòng)布局引擎以改善PPA。另外，slack驅(qū)動(dòng)布線演算法(slack driven routing)能盡早處理訊號完整性并改善布線前后的關(guān)聯(lián)性。這些布線引擎是全新重寫的，并且可以同時(shí)應(yīng)用于Innovus和Genus。

　　Genus是一個(gè)RTL合成和實(shí)體合成工具。結(jié)合Genus的工作，Innovus已經(jīng)有一個(gè)非常好的起點(diǎn)，設(shè)計(jì)人員可以在Innovus中更好地進(jìn)行布線工作。這時(shí)，由于前期已做了很多的決策，就對后端的布線、最佳化等工作帶來巨大的益處。

　　Innovus所采用技術(shù)的總結(jié)

　　除了功耗最佳化和布線技術(shù)以外，第三個(gè)提升PPA的關(guān)鍵新技術(shù)是時(shí)脈同步最佳化(CCOpt)。它所做的工作是同步最佳化時(shí)脈和資料通路，這是一個(gè)十分關(guān)鍵的時(shí)序技術(shù)。對于FinFET和更先進(jìn)的制程節(jié)點(diǎn)來說，相關(guān)性變得非常重要。這項(xiàng)技術(shù)將會(huì)?明你提升晶片上不同Process Corner的時(shí)序性能，改善PPA中的功耗和面積性能。

　　作為一個(gè)總結(jié)，Innovus以及Genus等工具的特性包括它們可以共用引擎與緊密相關(guān)。

　　同時(shí)，對比市場上其他工具，透過結(jié)合使用前面提及的三個(gè)主要新技術(shù)，Innovus可以提供10%至20%的PPA性能提升。

　　Cadence將如何更好地幫助兩岸的半導(dǎo)體公司?

　　在過去的3~4年里，據(jù)我所知，在行動(dòng)設(shè)備和IoT設(shè)備領(lǐng)域里，兩岸的半導(dǎo)體公司取得了顯著的進(jìn)步，這些應(yīng)用對控制功耗、面積的經(jīng)驗(yàn)都有非常高的要求，比如手機(jī)核心、處理器等，也需要能夠解決提升晶片PPA的工具。

　　Cadence與眾多晶圓代工廠緊密合作。晶圓代工廠對工具的認(rèn)可具有嚴(yán)格的要求，我們與晶圓廠有標(biāo)準(zhǔn)的確認(rèn)程式。理想情況下，IC設(shè)計(jì)公司在需要使用一款工具之前，Cadence已經(jīng)和晶圓廠完成了工具的認(rèn)證工作和參考設(shè)計(jì)流程。

　　我們和晶圓廠合作夥伴擁有共同的客戶。我們確定半導(dǎo)體公司，尤其是兩岸的半導(dǎo)體公司，透過這些工具能獲取一些更有價(jià)值的資訊和經(jīng)驗(yàn)，并且在短期內(nèi)可以生產(chǎn)出具有競爭力的產(chǎn)品。我想我們與兩岸的IC設(shè)計(jì)公司一樣正在面對一些相似的問題：合并在不斷發(fā)生，有能力的公司變得更加強(qiáng)大，一些初創(chuàng)公司就面臨著要在短期內(nèi)迅速發(fā)開出有競爭力的產(chǎn)品的挑戰(zhàn)。Cadence的工具，無論從類比、數(shù)位以及先進(jìn)的技術(shù)，都適用于新公司或已成熟的公司。

　　我們期望從現(xiàn)在到2020年，Cadence會(huì)更多地與兩岸的IC設(shè)計(jì)公司合作，尤其在行動(dòng)運(yùn)算和IoT領(lǐng)域。