Altera Stratix 10 DRAM SIP突破帶寬瓶頸

　　計劃于2017年出貨的最新的Stratix 10 DRAM SiP產(chǎn)品將采用存儲器廠商現(xiàn)代公司的HBM DRAM內(nèi)存，通過英特爾先進(jìn)的嵌入式多裸片互連橋接(EMIB)技術(shù)，將FPGA、MCU、DSP以及DRAM等其他功能模塊集成在2.5D的SiP封裝內(nèi)，實現(xiàn)一個異構(gòu)多核的SoC FPGA產(chǎn)品。相對于目前的分立DRAM解決方案，Stratix 10 DRAM SiP的存儲器帶寬提高了10倍。

　　伴隨著客戶對系統(tǒng)的要求不斷攀升，處理器芯片的技術(shù)不斷地提升性能，隨著技術(shù)難度增加，發(fā)展將越來越慢。而FPGA方面，還有EMIB的技術(shù)、存儲技術(shù)等，不管是DDR3、DDR4，它們已經(jīng)不再能夠跟上客戶對系統(tǒng)的要求了，所以關(guān)鍵就是在存儲器帶寬上。但存儲器子系統(tǒng)所提供的帶寬與系統(tǒng)要求的存儲器帶寬差距越來越大。

　　如圖1所示，傳統(tǒng)的“遠(yuǎn)端”存儲器分立DRAM由于其低帶寬、高功耗、大體積不能滿足下一代應(yīng)用的需求。Altera Stratix 10 DRAM SIP 產(chǎn)品本身的電路板它的尺寸變小，DRAM器件直接被集成到了FPGA的器件里面，因此就出現(xiàn)了所謂原來的傳統(tǒng)的遠(yuǎn)端的存儲器變成了近端的存儲器。這樣做有三大優(yōu)勢，第一可以實現(xiàn)最大的帶寬，10倍于以前的帶寬;第二體積最小，可以把更多的管芯放到一個單一的封裝中;第三它的功耗可以實現(xiàn)最低。 圖1 DRAM SIP與傳統(tǒng)DRAM 對比

　　據(jù)了解，Stratix 10系列面向的包括數(shù)據(jù)中心、HPC、雷達(dá)、定制服務(wù)器等高端市場。通過英特爾獨有的EMIB技術(shù)實現(xiàn)，相對于現(xiàn)在流行的TSV技術(shù)連起來的話，在信號的完整性和性能、功耗等方面都具有優(yōu)勢。

　　Altera公司高級產(chǎn)品營銷總監(jiān) Manish Deo對此解釋道：“EMIB的技術(shù)其實強(qiáng)調(diào)是系統(tǒng)級的這樣一個互聯(lián)集成的技術(shù)，當(dāng)你需要把FPGA和外部世界，其實就是外部器件系統(tǒng)相連的時候，任何一個技術(shù)廠商都是要盡量多地避免使用TSV，因為如果你要用TSV連接的話，意味著你的信號，也就是數(shù)據(jù)要不斷地推動TSV進(jìn)出，而事實上我們?nèi)魏我粋€系統(tǒng)，尤其是高處理的這些系統(tǒng)解決方案都有大量的數(shù)據(jù)的進(jìn)出，所以吞吐量是非常之大的，EMIB的好處就是當(dāng)FPGA和外界系統(tǒng)相連接的時候，它可以完全繞過TSV，不再需要通過TSV去訪問存儲器。所以這是EMIB的技術(shù)和任何其他的基于中介質(zhì)集成的解決方案根本上的不同。”

　　Altera公司產(chǎn)品營銷資深總監(jiān)Patrick Dorsey在其最新產(chǎn)品Stratix 10 DRAM SiP的發(fā)布會表示：“SoC FPGA已經(jīng)進(jìn)入4核乃至16核時代，集成有500多萬個邏輯單元，DSP的浮點運(yùn)算能力達(dá)到10T FLOPS，面臨的一個關(guān)鍵的問題是這些數(shù)據(jù)如何快速傳輸?shù)胶诵奶幚韱卧?因此存儲器的訪問越顯重要。