10nm SRAM、10核心芯片亮相ISSCC

　　一年一度的“國(guó)際固態(tài)電路會(huì)議”(ISSCC)將在明年2月舉行，幾乎所有重要的晶片研發(fā)成果都將首度在此公開(kāi)發(fā)布，讓業(yè)界得以一窺即將面世的最新技術(shù)及其發(fā)展趨勢(shì)。三星(Samsung)將在ISSCC 2016發(fā)表最新的10nm制程技術(shù)、聯(lián)發(fā)科(MediaTek)將展示采用三叢集(Tri-Cluster)架構(gòu)搭載十核心的創(chuàng)新行動(dòng)SoC。此外，指紋辨識(shí)、視覺(jué)處理器與3D晶片堆疊以及更高密度記憶體等技術(shù)也將在此展示最新開(kāi)發(fā)成果。

　　三星將提供更多DRAM與快閃記憶體晶片細(xì)節(jié)，其中最重要的是一款采用10nm FinFET技術(shù)制程的128Mbit嵌入式SRAM。根據(jù)ISSCC主辦單位表示，該元件具有“迄今最小的SRAM位元單元，”高密度(HD)型晶片尺寸約0.040μm，而高電流(HD)晶片版本的尺寸約0.049μm。該設(shè)計(jì)支援“整合型輔助電路，可分別改善HD與HC位元單元的最小操作電壓(Vmin)至130mV與80mV。

　　The Linley Group微處理器分析師David Kanter表示，“相較于三星0.064μm2的14nm SRAM，10nm晶片版縮小了0.63倍，當(dāng)然不盡理想;但相較于0.049μm2的英特爾(Intel)14nm SRAM，三星的記憶體單元?jiǎng)t縮小了0.82倍，這是三星未在20nm與14nm之間微縮金屬規(guī)律的結(jié)果。”但Kanter預(yù)計(jì)英特爾的10nm SRAM尺寸應(yīng)該會(huì)更小。

　　臺(tái)積電(TSMC)在今年初就宣布了10nm制程。據(jù)報(bào)導(dǎo)臺(tái)積電正為蘋果()下一代iPhone所用的處理器SoC加碼制程投入。三星與臺(tái)積電目前都是 iPhone SoC的主要供應(yīng)來(lái)源。

　　全球最大的晶片制造商——英特爾已經(jīng)延遲推出10nm晶片的計(jì)劃了，原因在于不斷攀升的成本與復(fù)雜度導(dǎo)致實(shí)現(xiàn)這一目標(biāo)所需的下一代微影技術(shù)持續(xù)延遲。盡管可能由于10nm晶片的某些關(guān)鍵層必須使用三重圖案而壓縮了利潤(rùn)，但三星與臺(tái)積電并沒(méi)有什么選擇，如果他們想贏得的訂單的話——這可能是業(yè)界最大的一筆交易。

　　除了三星的SRAM，臺(tái)積電還將在ISSCC中透露16nm FinFET制程的更多細(xì)節(jié)。英特爾則可能揭示在開(kāi)發(fā)下一代晶片過(guò)程中日益增加的復(fù)雜度與成本等挑戰(zhàn)。英特爾制造部門總經(jīng)理William M. Holt表示：“由于我們不斷面對(duì)微縮帶來(lái)的挑戰(zhàn)，人們?cè)絹?lái)越擔(dān)心與質(zhì)疑摩爾定律(Moore"s Law)在邁向未來(lái)時(shí)的生命力。”

　　為了推動(dòng)摩爾定律持續(xù)進(jìn)展，創(chuàng)新的3D異質(zhì)整合機(jī)制以及新的記憶體技術(shù)將有足夠的潛力最佳化記憶體層，從而克服處理器性能、功率與頻寬等挑戰(zhàn)。”　　3D堆疊超越摩爾定律挑戰(zhàn)

　　隨著晶片制造的成本與復(fù)雜度不斷攀升，業(yè)界廠商正積極探索3D堆疊技術(shù)，期望以其作為提高性能或降低功率的替代方法。

　　三星將揭露多達(dá)8個(gè)DRAM晶片的堆疊，可達(dá)到307Gbits/s的頻寬，較ISSCC 2014發(fā)表的128Gbits/s堆疊倍增了頻寬。三星并為該20nm晶片加入鎖相環(huán)，從而簡(jiǎn)化晶片測(cè)試。為了降低熱，該公司還采用“一種可衡晶片溫度分布的自適應(yīng)刷新方案。”

　　海力士(SK Hynix)將展示256Gbit/s頻寬的DRAM堆疊，“可在堆疊的邏輯層……為記憶體核心處理指令解碼與偏置產(chǎn)生”，而不像以往設(shè)計(jì)是在記憶體層進(jìn)行。此外，它還在負(fù)載過(guò)重的3D互連上采用較小擺幅訊號(hào)傳輸，以便降低功耗驅(qū)動(dòng)互連。這種高密度的記憶體晶片將有助于實(shí)現(xiàn)高性能運(yùn)算、加速器以及小型繪圖卡。

　　三星另一款256Gbit的快閃記憶體晶片支援每單元3位元儲(chǔ)存，使用了48單元層的晶片堆疊。三星率先在快閃記憶體設(shè)計(jì)導(dǎo)入單晶片堆疊，展現(xiàn)無(wú)需更先進(jìn)制程技術(shù)即可實(shí)現(xiàn)更密集晶片的發(fā)展路線。

　　美光科技(Micron)的目標(biāo)在于超越三星的技術(shù)，最新的768Gbit的快閃記憶體晶片可在179.2mm2的面積上支援64KB頁(yè)緩沖，并藉由在陣列下方放置周邊電路實(shí)現(xiàn)最高密度NAND快閃記憶體。這種密集晶片將有助于推動(dòng)固態(tài)硬碟(SSD)市場(chǎng)——據(jù)統(tǒng)計(jì)，這一市場(chǎng)預(yù)計(jì)將在2016年達(dá)到200億美元的市場(chǎng)規(guī)模。

　　法國(guó)研究機(jī)構(gòu)CEA-LETI則將揭露晶片堆疊技術(shù)，專為3D電路而打造的4×4×2異步網(wǎng)路晶片(NoC)采用了65nm制程。該晶片瞄準(zhǔn)先進(jìn)的蜂巢式網(wǎng)路設(shè)備，并以約0.32pJ/b的3D I/O供電電流實(shí)現(xiàn)最低的能耗，以及最高達(dá)326Mbits/s的高資料率。

　　指紋辨識(shí)、機(jī)器視覺(jué)技術(shù)大躍進(jìn)

　　ISSCC2016還將亮相從指紋辨識(shí)到機(jī)器視覺(jué)與DNA測(cè)序等多項(xiàng)最新技術(shù)應(yīng)用。

　　應(yīng)美盛(Invensense)與加州大學(xué)(University of California)攜手的團(tuán)隊(duì)開(kāi)發(fā)出利用110×56 PMUT陣列鍵合CMOS晶片的超音波指紋感測(cè)器，能以2.64ms提供431×582 dpi的影像，而功耗僅280uJ。“這款超音波指紋感測(cè)器能夠成像表面的表皮以及近表面的真皮指紋，使其不受汗?jié)n、防電子欺騙，因而能夠?yàn)樾袆?dòng)裝置帶來(lái)高度可靠性且低成本的個(gè)人ID感測(cè)。”

　　韓國(guó)與美國(guó)的研究人員將發(fā)表先進(jìn)的機(jī)器視覺(jué)技術(shù)進(jìn)展。韓國(guó)科學(xué)技術(shù)院(KAIST)將介紹“透過(guò)整合65nm多核心深度學(xué)習(xí)處理器而實(shí)現(xiàn)的最高準(zhǔn)確度智慧眼鏡影音介面，”ISSCC表示，這款處理器可提供較上一代處理器(針對(duì)頭戴式顯示器應(yīng)用)更高56.5%的功效，以及較現(xiàn)有最佳圖形辨識(shí)處理器更高~2%的辨識(shí)率。

　　美國(guó)麻省理工學(xué)院(MIT)的研究人員將發(fā)表“高效率的深度學(xué)習(xí)處理器，能夠靈活地映射先進(jìn)的深層神經(jīng)網(wǎng)路。”這款65nm晶片是一款“深度卷積神經(jīng)網(wǎng)路(CNN)加速器，搭載了168個(gè)處理單元的空間陣列與可配置晶片上網(wǎng)路，可支援像AlexNet等先進(jìn)CNN。相較于行動(dòng)繪圖處理器(GPU)，它的功耗更低10倍，而且僅需更少4.7倍的每畫素DRAM存取。

　　MIT的研究人員還將介紹一款3D視覺(jué)處理器，利用來(lái)自飛行時(shí)間(ToF)相機(jī)的資料為視障者打造導(dǎo)航裝置，能以30fps的速率偵測(cè)安全區(qū)域與障礙物，而利用僅0.6V供電消耗8mW功率。這一類先進(jìn)的視覺(jué)晶片將瞄準(zhǔn)智慧眼鏡與顯示器應(yīng)用，根據(jù)市調(diào)資料顯示，這一市場(chǎng)預(yù)計(jì)將在2020年成長(zhǎng)至1,200億美元的市場(chǎng)規(guī)模。此外，還可應(yīng)用于無(wú)人駕駛車與無(wú)人機(jī)。

　　英特爾與加州大學(xué)研究人員將共同發(fā)表一款經(jīng)概念驗(yàn)證的DNA測(cè)序晶片。這款32nm的晶片在CMOS讀取電路上整合了8,192畫素的奈米裂隙(nanogap)轉(zhuǎn)換器陣列，從而為DNA測(cè)序創(chuàng)造一種電化學(xué)生物感測(cè)技術(shù)，同時(shí)還能具有高訊號(hào)雜訊比(SNR)。“現(xiàn)有的DNA測(cè)序解決方案通常不是使用難以微縮的光學(xué)感應(yīng)技術(shù)，就是SNR低的分子感測(cè)方式，如今這種新途徑可望為整合于電子產(chǎn)品應(yīng)用的更小尺寸、更低成本DNA測(cè)序鋪路。”

　　聯(lián)發(fā)科展示的首款三叢集、十核心CPU，搭載三個(gè)ARMv8a CPU叢集，以20nm高κ金屬閘制程為1.4GHz、2.0GHz與2.5GHz作業(yè)實(shí)現(xiàn)最佳化。相較于雙叢集架構(gòu)CPU，額外增加第三個(gè)叢集提高了40%的整體性能與功效。

　　“單純地添加更多核心并不一定就能提高處理性能。”Kanter指出，“采用big.LITTLE的配置，就容易瞭解電管源理在什么時(shí)候時(shí)使用小核心以及何時(shí)用大核心。但問(wèn)題是我不確定大小核心之間的間隔對(duì)于中間選項(xiàng)是否足以確認(rèn)中間選項(xiàng)，以及電源管理如何利用這些核心。”