分時存儲技術(shù)在高速數(shù)據(jù)采集中的運用

隨著半導(dǎo)體集成電路(IC)技術(shù)的不斷發(fā)展，A/D轉(zhuǎn)換器的速度越來越快，美國 TI 公司和AD公司都開發(fā)出了采樣速度100MSPS、價位低廉的器件，這使得高速數(shù)據(jù)采集電路的廣泛應(yīng)用成為可能。但A/D轉(zhuǎn)換僅是高速數(shù)據(jù)采集電路中一個重要組成部分，另一個重要組成部分就是高速數(shù)據(jù)存儲電路。由于高速存儲器的價格居高不下，它又成為高速數(shù)據(jù)采集電路廣泛應(yīng)用的瓶頸。如何突破存儲器速度的限制，如何用低價的、速度較慢的存儲器通過合理的設(shè)計，以達到高速存儲器的效果，這正是本文要探討的問題。

從數(shù)據(jù)采集電路的框圖(圖1)可見，整個電路由兩部分組成：一是數(shù)據(jù)采樣電路，二是數(shù)據(jù)存儲電路。兩個電路的工作是由采樣時鐘發(fā)生器產(chǎn)生的時鐘同步的。采樣速度有多高，存儲的速度就要求有多快，否則將丟失信號的信息。

要跟上高速 A/D 的采樣速度則需要高速的存儲器。目前市面上常見的靜態(tài)存儲器的速度都在30～50ns之間，15～20ns的靜態(tài)存儲器的價格成倍地高于通用的靜態(tài)存儲器。在設(shè)計高速數(shù)據(jù)采集電路時總會遇到這樣的問題：怎樣突破靜態(tài)存儲器存儲速度的限制，怎樣降低高速采集系統(tǒng)的成本。我們在電路的設(shè)計上進行了嘗試，采用分時存儲技術(shù)有效地解決了這個問題。

分時存儲的思想是用一個快速鎖存器件將高速采集的數(shù)據(jù)進行鎖存，而后讓相對慢速的靜態(tài)存儲器進行存儲以保證數(shù)據(jù)存儲的可靠性。由于讓多個靜態(tài)存儲器分時地參與了數(shù)據(jù)存儲的過程，使得多個慢速靜態(tài)存儲器分時存儲操作過程進行了疊加，其效果等效于一個高速靜態(tài)存儲器的操作。就像在一條生產(chǎn)流水線上對各個工藝環(huán)節(jié)的工位分配一樣。為了讓生產(chǎn)流水線的作業(yè)正常運行，當(dāng)在某個工位上產(chǎn)生了停滯現(xiàn)象時，解決的辦法有兩個：一是換上一個快手，二是增加人手，當(dāng)找不到快手時，或是一個快手的費用數(shù)十倍于一般操作手時，使用兩個或多個一般操作手來保證流水線的正常運行就成了有效的選擇。

數(shù)據(jù)采樣操作過程中，由控制器發(fā)出的讀/寫控制信號被置為低電平，數(shù)據(jù)采集電路中的采樣時鐘發(fā)生器發(fā)出的信號通過三態(tài)門作為數(shù)據(jù)采集電路數(shù)據(jù)采樣操作過程中的同步信號，這個同步信號為A/D器件的采樣時鐘，同時它又作為數(shù)據(jù)采集電路地址發(fā)生器的時鐘同步信號，它和經(jīng)過二分頻的信號A 、四分頻的信號B一起作用于SN74F138譯碼器，產(chǎn)生了/Y0、/Y1、/Y2和/Y3這樣４個頻率相等但相位不同的信號，見時序圖(圖3)。

這４個信號分別作為４個存儲器的觸發(fā)信號，其上升沿將采集的數(shù)據(jù)鎖存到各個存儲器的數(shù)據(jù)端口。四分頻的信號B作為地址發(fā)生器1的時鐘，產(chǎn)生地址信號A0～ A10。信號B經(jīng)反向后變?yōu)樾盘? B`，它作為另一個地址發(fā)生器2的時鐘，產(chǎn)生另一組地址信號A0` ～A10`，兩組地址信號的A0和 A0`相位差為90度。它們和/Y0、/Y1、/Y2和/Y3四個信號一起使每一個存儲器上的地址在數(shù)據(jù)被鎖存到端口后，至少要等到兩個采樣信號之后才會變化，這樣就為每一個存儲器爭取到了３倍以上的存儲時間，可使存儲速度慢至采樣速度1/3的存儲器成功地參與高速數(shù)據(jù)的存儲。

數(shù)據(jù)讀取操作時，由控制器發(fā)出的讀/寫控制信號被置為高電平，控制器發(fā)出的讀命令信號通過三態(tài)門作為數(shù)據(jù)采集電路數(shù)據(jù)讀取操作過程中的同步信號，對存儲器的尋址仍是通過兩個地址發(fā)生器來完成的。不同的是，速度將比數(shù)據(jù)采集時慢了許多，工作原理完全一樣。

電路的實現(xiàn)采用了TI公司的SN74ACT374和臺灣WINBOND(華邦)公司的存儲時間為12ns的W2465A-12高速存儲器，可以完成采樣速度為250MHz的高速數(shù)據(jù)采集。在這個電路中,各種門電路都采用了TI公司的74F系列和74ACT系列高速器件，分頻電路采用SN74ACT74高速D觸發(fā)器、3-8譯碼器采用SN74F138，以上的器件由于沒有涉及到數(shù)據(jù)的傳輸，因此在電路中僅需考慮的問題是它們的延遲時間不要引起競爭現(xiàn)象。

在這個電路中，比較重要的器件是鎖存器和數(shù)據(jù)存儲器。鎖存器采用了SN74ACT374，它的參數(shù)見圖4。通過SN74ACT374鎖存器的最小數(shù)據(jù)寬度為4ns，由于SN74ACT374是時鐘上升沿觸發(fā)的鎖存器，由3-8譯碼器SN74F138輸出端過來的觸發(fā)脈沖只要將數(shù)據(jù)鎖存進鎖存器，數(shù)據(jù)存儲器在/Y0后有14ns，在/Y1后有10ns的時間完成對數(shù)據(jù)的存儲（見圖3）。為了充分利用電路的潛力，數(shù)據(jù)存儲器使用了臺灣WINBOND華邦公司的存儲時間為12ns的W2465A-12高速靜態(tài)存儲器，這種器件的時間參數(shù)見圖5。從參數(shù)中可以看出，由于地址建立時間TAS可以為0，保持時間TDH可以為0，所以對/WE寫脈沖的限制僅是不小于10ns。又由于寫恢復(fù)時間TWR1可以為0，對/CS1片選信號的限制只是不小于10ns。所以在電路中，這兩個信號均被設(shè)計成為在寫過程中處于低電平。數(shù)據(jù)的寫入是由地址有效時間來決定的。高速靜態(tài)存儲器W2465A-12對信號的要求還有數(shù)據(jù)有效時間在地址有效期間內(nèi)不小于7ns。我們從圖3高速數(shù)據(jù)采集器的存儲時序可以看出，作用于每一個觸發(fā)器的時鐘上沿到地址發(fā)生變化均保留有10ns以上的時間，數(shù)據(jù)存儲器地址端口上的地址有效時間均為16ns，所以數(shù)據(jù)存儲器可以在這段時間內(nèi)可靠地將數(shù)據(jù)存入對應(yīng)的存儲單元中去。

采用經(jīng)典的數(shù)據(jù)采集電路要完成采樣速度為250MHz高速數(shù)據(jù)采集任務(wù)則必須使用存儲時間為4ns的存儲器，目前這樣高速的靜態(tài)存儲器還很難采購到，即使能買到，其價格也是驚人的。因此，采用分時存儲技術(shù)的高速數(shù)據(jù)采集電路是具有實用價值的。

分時存儲技術(shù)不但可以在不影響性能的前提下用低價位的器件取代高價位的器件，有效地提高產(chǎn)品性價比，還可以在科研過程中作為一種手段來突破現(xiàn)有器件對研究對象速度上的限制。■

參考文獻

1、《AC/ACT CMOS Logic Data Book》TEXAS INSTRUMENTS 1997

2、《W2465A 8K X 8 HIGH-SPEED CMOS STATIC RAM DATA SHEET》MINBOND 1995