系統(tǒng)LSI的低功耗設(shè)計(jì)

當(dāng)前，LSI遵循按比例縮放的規(guī)則，已能實(shí)現(xiàn)超過GHz的工作頻率，一個(gè)芯片上已集成有數(shù)千萬個(gè)晶體管，LSI已從過去的元器件型變到了系統(tǒng)LSI。在芯片面積與工作頻率一定的條件下，施行器件的按比例縮放，功率與縮放率達(dá)到近似于反比地降低。但是，在近來的系統(tǒng)LSI中，多媒體、網(wǎng)絡(luò)及聲音處理等卻要求超過器件按比例縮放的處理性能，有工作頻率提高、芯片面積增大而功耗增加的趨勢(shì)。

圖1示出微處理器的功耗趨勢(shì)，曾經(jīng)每芯片的功耗約為100W，而這將超過空氣冷卻下陶瓷封裝的散熱限制，而且還面臨電源線電壓下降及CMOS LSI可靠性降低等問題。不僅是高性能MPU和多媒體DSP，即使機(jī)頂盒、彩電等家電設(shè)備，因成本考慮必須塑料封裝，功耗也受到限制。此外，在市場(chǎng)迅速擴(kuò)大的PDA、W-CDMA等移動(dòng)信息終端方面，基于電池的長(zhǎng)壽命考慮，低功耗是必需的。因此，系統(tǒng)LSI因高性能及細(xì)微化引起的電路大規(guī)模化，低功耗技術(shù)成了必需的技術(shù)。

在CMOS電路中，一般消耗功率與延遲時(shí)間的近似表達(dá)式由下式表示：

p=a.f.CL.Vs.VDD+a.ISC.Δtsc.VDD.f+IleakVDD (1)

式中α為轉(zhuǎn)換概率，CL為負(fù)載電容，Vs為信號(hào)幅度，VDD為電源電壓，ISC為貫通電流的平均值，Δtsc為貫通電流流過的時(shí)間，f為時(shí)鐘頻率，Ileak為漏泄電流。式中第一項(xiàng)為負(fù)載電容充放電所需的功率，Vs與VDD通常相等，故與電源電壓的2次方成比例，第二項(xiàng)是門轉(zhuǎn)換時(shí)流過的貫動(dòng)電池產(chǎn)生的功率，因輸入信號(hào)比輸出信號(hào)變化快，故其值很小，在電路設(shè)計(jì)時(shí)按輸入信號(hào)與輸出信號(hào)的遷移時(shí)間大體相等考慮，其貫通電流產(chǎn)生的功率可限定為第1項(xiàng)的大約10%。第3項(xiàng)是恒定流過電源與密封罩的漏泄電流產(chǎn)生的功率。

由于比起第2項(xiàng)功率來說第1項(xiàng)功率占支配地位，工作功率Pa可近似為：Pa=α.f.CL.VS.VDD。因此，降低工作功率Pa的技術(shù)關(guān)鍵是減小轉(zhuǎn)換概率α、負(fù)載電容CL、時(shí)鐘頻率f的低頻化、信號(hào)幅度VS和電源電壓VDD的低壓化。

此外，待機(jī)功率PS因是晶體管漏泄電流產(chǎn)生的功率，故為第三項(xiàng)。漏泄電流主要是亞閾值漏電流、區(qū)域間隧道漏電流（GIDL：柵極感生的漏極漏電流)和柵極隧道漏電流。

亞閾值漏電流為晶體管斷路狀態(tài)時(shí)流過漏極與源極間的電流，對(duì)于0.1V的低閾值化約增大1個(gè)數(shù)量級(jí)。區(qū)域間隧道漏電流是流過漏極與基板間的漏電流，對(duì)于柵極氧化膜及漏極擴(kuò)散層界面的電場(chǎng)強(qiáng)度的增大呈指數(shù)函數(shù)增大。此外，柵極隧道漏電流在晶體管導(dǎo)通狀態(tài)時(shí)在通道與柵極間，在斷路狀態(tài)時(shí)在漏極與源之間流過的漏電流，由于柵極氧化膜的薄化而呈指數(shù)函數(shù)增大。減小待機(jī)功率PS的技術(shù)關(guān)鍵在于減小這些漏電流。

作為減小轉(zhuǎn)換概率a的技術(shù)，由于時(shí)鐘系統(tǒng)的功耗大，通常采用通過抑制觸發(fā)器(FF)的時(shí)鐘輸入，來抑制下級(jí)組合電路的轉(zhuǎn)換，使LSI內(nèi)部的轉(zhuǎn)換概率a降低的柵控時(shí)鐘方式。這種方式由于需要抑制信號(hào)生成的邏輯，為減少其功率消耗，必須把多個(gè)FF歸組生成抑制信號(hào)。

如何降低頻率f？由于只降低頻率會(huì)使工作速度降低，故采用LSI內(nèi)部的每個(gè)功能塊分配一個(gè)最佳工作頻率的方法，使平均功耗降低的工作頻率達(dá)到最佳分配方式。

減小負(fù)載電容CL，不言自明細(xì)微化是有效的，但也開始采用了旁路晶體管邏輯電路等非CMOS電路技術(shù)。但是，由于設(shè)計(jì)和驗(yàn)證復(fù)雜，必須確定設(shè)計(jì)工具和設(shè)計(jì)流程。

通常由于信號(hào)幅度VS與電源電壓VDD相等，因此，降低VDD對(duì)低功耗有2次方的作用。不過，電源電壓的降低關(guān)系到工作速度的下降，故低壓化和并行處理技術(shù)一起采用。并行處理技術(shù)將流水線劃分更細(xì)而不致降低吞吐率。此外，還采用對(duì)LSI內(nèi)部的各功能塊提供最佳電源電壓的多電源技術(shù)。最近，在Transmeta的Crusoe及Intel的 Xsale 等芯片中，還采用了對(duì)高速處理提高驅(qū)動(dòng)電壓和頻率，對(duì)負(fù)載小的處理則降低驅(qū)動(dòng)電壓和頻率的動(dòng)態(tài)電壓/頻率控制方法。

LSI由于遵循按比例縮放的原則，在同時(shí)達(dá)到高速化與低功耗化的同時(shí)，還實(shí)現(xiàn)了高集成化、大規(guī)?；透吖δ芑５?，隨著細(xì)微化帶來的低閾值化及柵極氧化膜的薄化，增加了亞閾值漏泄電源和柵極隧道漏泄電流。為此，提出了減小這些漏泄電流而又實(shí)現(xiàn)所希望的LSI功能的技術(shù)。

對(duì)于降低亞閾值漏泄電流的技術(shù)，由于提高閾值是有效的，故作為低功耗晶體管可采用比遵循按比例縮放的晶體管閾值略高的設(shè)計(jì)，并在設(shè)計(jì)時(shí)分別使用高閾值與低閾值兩類晶體管，通過減少低閾值晶體管的使用頻度而降低亞閾值電流產(chǎn)生的功耗，即所謂雙閾值技術(shù)。

例如，對(duì)圖2所示電路的嚴(yán)格路徑用低閾值晶體管，其它則用高閾值晶體管構(gòu)成。該技術(shù)在高閾值晶體管使用頻率高的場(chǎng)合效果很大，但不能減少柵極隧道漏泄電流。此外，迄今提出的電路技術(shù)中，大致可分為MT-CMOS（即多閾值CMOS）與VT-CMOS（即可變閾值CMOS）。

MT-CMOS技術(shù)如圖3所示，在電路與電源線之間插入高閾值晶體管作為電源開關(guān)，工作時(shí)由低閾值晶體管構(gòu)成的電路實(shí)現(xiàn)高速工作，待機(jī)時(shí)使高閾值晶體管電源開關(guān)處于斷路狀態(tài)，而減小流過電路的亞閾值漏泄電流。該項(xiàng)技術(shù)由于待機(jī)時(shí)電源開關(guān)處于斷路狀態(tài)，因不能保持存儲(chǔ)在寄存器電路中的數(shù)據(jù)，故必須采取把數(shù)據(jù)待存于外部存儲(chǔ)器等方法，此外還必須避免插入電源開關(guān)帶來的面積開銷。

VT-CMOS技術(shù)如圖3（b）所示控制晶體管的基片電位，工作時(shí)淺置基片電位，降低晶體管的閾值電壓，實(shí)現(xiàn)電路的高速工作，待機(jī)時(shí)深置基片電位，提高晶體管的閾值電壓，而減小流過電路的亞閾值漏泄電流。此種方式由于必須把基片與電源線及接地線分開，故需要三重結(jié)構(gòu)及電源電路。此外，如深置基片電位，則GIDL電流增加，反之則總的漏泄電流增加，此其缺點(diǎn)。為此提出了一種技術(shù)把電源電壓控制與基片偏置控制結(jié)合起來，待機(jī)時(shí)深置基片電位減小亞閾值漏泄電流的同時(shí)施以低電源電壓，減弱柵極氧化膜與漏極擴(kuò)散層間的電場(chǎng)來減小GIDL電流。

而減小柵極隧道漏泄電流技術(shù)，由于增大柵極氧化膜厚度是有效的，故低功耗晶體管，采用比遵循比例縮放細(xì)微化晶體管的柵極氧化膜略厚的晶體管設(shè)計(jì)，并在設(shè)計(jì)時(shí)分別使用柵極氧化膜厚薄不同的2種晶體管，而盡量減少薄柵極氧化膜晶體管的數(shù)量，以降低氧化膜厚度技術(shù)。該技術(shù)在厚柵極氧化膜晶體管使用頻率高的場(chǎng)合是有效的，但由于不能抑制亞閾值電流，為抑制亞閾值電流還必須設(shè)定高的閾值。

進(jìn)而又提出了圖4所示應(yīng)用MT-CMOS技術(shù)的設(shè)計(jì)方案。這種方案是把厚柵極氧化膜晶體管串接到電路中，工作時(shí)薄柵極氧化膜晶體管構(gòu)成的電路工作，實(shí)現(xiàn)高速工作，待機(jī)時(shí)讓厚柵極氧化膜晶體管導(dǎo)通，而減少柵極隧道漏泄電流。除此之外，由于降低柵極電壓，柵極漏泄電流將呈指數(shù)減少，工作時(shí)使用通常的電源電壓，待機(jī)時(shí)使用低電源電壓，此種電源電壓控制方式也是有效的。

所謂系統(tǒng)LSI的低功耗設(shè)計(jì)就是定量減少下式消耗能量的設(shè)計(jì)。

功耗=工作時(shí)功耗+待機(jī)時(shí)功耗+工作與待機(jī)切換功耗 （2）

式中，工作功耗為工作功率Pa×工作時(shí)間，待機(jī)功耗(即時(shí)鐘停止時(shí)）為待機(jī)功率PS×待機(jī)時(shí)間，工作待機(jī)切換功耗是引入MT-CMOS及VT-CMOS時(shí)的功耗。

例如，高性能MPU及多媒體DSP等高性能LSI，工作時(shí)間比待機(jī)時(shí)間長(zhǎng)，工作能耗占支配地位，漏泄電流產(chǎn)生的功耗可以忽略。因此，為降低能耗采取對(duì)每種功能塊提供最佳電源電壓和頻率的多電源、多頻率技術(shù)是有效的。而為降低工作功耗，根據(jù)不同的處理改變電源電壓和頻率的技術(shù)雖有效，但為滿足應(yīng)用的實(shí)時(shí)要求，必須確定控制電源電壓的編輯技術(shù)和操作技術(shù)。

在便攜式設(shè)備LSI中，工作時(shí)間比待機(jī)時(shí)間短，待機(jī)功耗可能居支配地位，在這種情況下，MT-CMOS及VT-CMOS等降低漏泄電源技術(shù)就有效了。不過，只有待機(jī)功耗比工作待機(jī)切換功耗大的情況才有效。

待機(jī)時(shí)間比工作時(shí)間長(zhǎng)且待機(jī)功耗居支配地位的LSI中，雙閾值、雙柵極氧化膜厚器件技術(shù)以及MT-CMOS、VT-CMOS等電路技術(shù)都有效。而且，漏泄電源可以通過降低電源電壓來減少，所以電源電壓控制也有效，不過，MT-CMOS及VT-CMOS等電路技術(shù)只有在待機(jī)功耗大于工作待機(jī)切換功耗的情況下才有效。

如上所述，系統(tǒng)LSI雖因芯片規(guī)格的不同所采用的技術(shù)不一樣，但電源電壓控制技術(shù)都是必不可少的技術(shù)。此外，針對(duì)系統(tǒng)LSI低功耗化的許多電路技術(shù)，其實(shí)現(xiàn)并不在于實(shí)際的產(chǎn)品中，而在于與設(shè)計(jì)工具的配合。今后，包含功耗估算工具在內(nèi)的LSI設(shè)計(jì)工具及其設(shè)計(jì)流程的建立仍是課題。

鑒于細(xì)微化的進(jìn)一步發(fā)展及CMOS柵極氧化膜的薄化在理論上幾乎達(dá)到了極限，今后柵極氧化膜必須引入具有高介電常數(shù)的絕緣膜。此外，由于芯片中內(nèi)存所占比例逐年增大，內(nèi)存單元漏泄電流的影響今后會(huì)越來越大。目前用SRAM保存數(shù)據(jù)的情況下，為減小漏泄電流，不能用MT-CMOS等技術(shù)切換電源。所以，在不能抑制內(nèi)存單元漏泄電源增大的情況下，只能對(duì)邏輯電路中的晶體管細(xì)微化，內(nèi)存單元不細(xì)微化。因此，如FeRAM及MRAM等非易失性存儲(chǔ)器必然成為今后的片上內(nèi)存。此外，由于工作時(shí)亞閾值漏泄電流的影響也不能忽視，其控制也是需要的。雖然本文未能述及，但鑒于負(fù)載電容中布線電容占有支配地位，引入Cu布線及低介電常數(shù)層間絕緣膜是必不可少的，充分研究這些材料的設(shè)計(jì)技術(shù)也很必要。

此外，芯片上集成的晶體管數(shù)量飛速增加，且許多功能塊都可做在一枚芯片上，這可以從一個(gè)側(cè)面看出，只實(shí)施低功耗化難有大的成效，因此，必須既從LSI整體出發(fā)也從體系結(jié)構(gòu)、邏輯、電路各方面做起才行?！觯ńB瑩）