基于雙DSP的運動目標智能跟蹤系統(tǒng)的設計和實現(xiàn)

電子設計應用2004年第9期

圖1  嵌入式運動目標智能跟蹤系統(tǒng)功能圖

摘    要：本文針對視頻監(jiān)控領域中對運動目標的檢測與跟蹤，設計了一種以雙DSP為核心處理器的嵌入式實時控制方案，并闡述了系統(tǒng)的硬、軟件結構，以低成本成功實現(xiàn)了集實時視頻處理、云臺運動控制、攝像機自動調節(jié)于一體的智能視頻跟蹤系統(tǒng)。實踐證明，系統(tǒng)工作性能良好。
關鍵詞：雙DSP；嵌入式實時系統(tǒng)；檢測與跟蹤；差分圖像

引言
隨著DSP芯片集成度、運算速度、數(shù)據(jù)吞吐率等性能的不斷提高，DSP不再局限于傳統(tǒng)視頻處理、離線信號處理等方面的應用,它已被廣泛地應用于許多實時視頻處理和傳輸領域。本文設計了一種以ADSP-BF533為核心處理器，集視頻處理、云臺運動控制、攝像機自動調節(jié)于一體的嵌入式實時控制系統(tǒng)。該系統(tǒng)體積小，靈活性高，易于升級，可應用于無人值守的智能監(jiān)控系統(tǒng)，如銀行，金庫，倉庫等重地。當發(fā)現(xiàn)異常情況出現(xiàn)時，該系統(tǒng)能夠自動報警或采取其它相應的措施，從而更有效、可靠地實現(xiàn)了安全防范，同時也在很大程度上減少了監(jiān)視人員的工作量和疲勞度，大大提高了工作效率。

圖2  嵌入式運動目標智能跟蹤硬件系統(tǒng)結構

圖3  嵌入式運動目標智能跟蹤系統(tǒng)硬件設計

系統(tǒng)的功能和結構
如圖1所示，嵌入式運動目標智能跟蹤系統(tǒng)的基本功能為：系統(tǒng)采用高速DSP實現(xiàn)圖像信號的實時采集，經(jīng)過圖像預處理模塊實現(xiàn)對數(shù)字圖像的復原、增強，然后分別發(fā)送給自動控制模塊、運動目標檢測模塊、運動估計模塊等。各功能模塊對圖像進行處理后，通過現(xiàn)場總線控制網(wǎng)絡自動向解碼器發(fā)出控制指令，驅動對應云臺、攝像機作相應動作。當然系統(tǒng)也可以通過手動控制模塊接收從監(jiān)控中心發(fā)送的控制數(shù)據(jù)，直接控制攝像機、云臺動作。
如圖2所示，嵌入式運動目標智能跟蹤硬件系統(tǒng)主要由 CCD 攝像機、高速數(shù)字云臺、視頻 ADC、圖像幀存儲器、DSP處理控制器、視頻合成及DAC、報警模塊等部分構成。視頻 ADC的作用是通過視頻解碼芯片將模擬視頻信號轉換成標準的數(shù)字視頻信號；幀存儲器可以按照一定的時間周期存儲圖像數(shù)據(jù)；視頻合成及DAC的作用是將視頻信號與工作狀態(tài)字符、報警標記、報警次數(shù)等字符疊加起來，同時轉換成模擬視頻信號，供監(jiān)視器顯示；報警電路的作用是當有活動目標進入視場或進入設定的警戒區(qū)域時，通知DSP處理器啟動報警裝置。其核心DSP處理控制部分由兩塊DSP芯片組成，一塊負責圖像的實時采集,運動目標跟蹤算法的處理，實現(xiàn)對高速數(shù)字云臺的驅動控制以及報警發(fā)生電路的控制等；另一塊負責視頻合成和編碼輸出。

圖4 PAL制式下ITU-656 YUV 4 : 2 : 2數(shù)據(jù)流格式描述

圖5 嵌入式運動目標智能跟蹤軟件設計框圖

圖6   對單目標運動物體的跟蹤

系統(tǒng)的硬件設計和實現(xiàn)
整個系統(tǒng)的設計如圖3所示,下面將從DSP核心處理器、視頻處理通道、幀存儲器、一體化球型攝像機控制等幾個方面進行闡述。
DSP核心處理器
系統(tǒng)采用了ADI公司最新推出的BLACKFIN DSP，主頻可以達到750MHz，它是基于ADI公司與Intel公司聯(lián)合開發(fā)的微信號結構(MSA)，外部存儲器接口可以和SDRAM、FLASH、異步RAM實現(xiàn)無縫連接。PPI接口可以和視頻解碼器、編碼器實現(xiàn)無縫連接，加強了系統(tǒng)的穩(wěn)定性。 除通用I/O、實時時鐘和定時器外，所有其他的外設都有獨立的DMA通道，片內還有一個獨立的存儲器DMA通道，專用于在DSP的不同存儲空間進行數(shù)據(jù)傳輸，包括外部的SDRAM和異步存儲器。片內總線能以133MHz的速度運行，提供了足夠的帶寬以保證處理器內核的速度能夠與片內和片外外設匹配，特別適合于圖像處理。
系統(tǒng)使用ADSP-BF533 (DSP(1))和ADSP-BF531(DSP(2))組成核心處理部分。750MHz的DSP(1)通過PPI接口的DMA通道進行實時圖像采集，實現(xiàn)運動目標的跟蹤算法，然后通過UART接口對一體化球型攝像機進行控制。同時使用通用I/O口模擬I2C總線，對視頻解碼芯片SAA7113H和視頻編碼芯片SAA7185B進行初始化設置和控制。400MHz的DSP(2)通過PPI接口，將視頻合成后的圖像采用DMA的方式編碼輸出。
視頻處理通道
如圖3所示，模擬視頻信號(CVBS)通過SAA7113H芯片進行視頻解碼，輸出標準的ITU 656 YUV 4 : 2 : 2 視頻流(8-bit)，然后通過DSP(1)的PPI接口，由其DMA通道0，傳送到幀存儲器中。DSP(1)處理完的數(shù)據(jù)經(jīng)SPORT接口傳送到DSP(2)的幀存儲器中，由其DMA通道0，通過PPI接口送至SAA7185B，輸出標準的模擬視頻信號。因為PPI接口可以實現(xiàn)與視頻編、解碼器的無縫連接，所以簡化了視頻同步和鎖相控制電路的硬件設計，同時還大大加強了系統(tǒng)的可靠性。通過PPI _CONFIG控制寄存器還可以進行數(shù)據(jù)過濾，選擇感興趣的數(shù)據(jù)，系統(tǒng)中濾掉了同步控制字符，保留了有效視頻數(shù)據(jù)，節(jié)省了幀存儲器存儲空間。如圖4所示，每行中的前288個字節(jié)同步控制字符可以被過濾掉，只保留有效視頻數(shù)據(jù)。DSP(1)的PPI接口工作在ITU 656下的輸入模式，DSP(2)的PPI接口工作在ITU 656下的輸出模式。
幀存儲器及系統(tǒng)啟動
ADSP-BF53X支持的最高系統(tǒng)時鐘頻率SCLK為133MHz，所以系統(tǒng)采用MICRON的MT48LC16M16A2(SDRAM PC133 32MB)作為幀存儲器，其結構為4Meg