精確綜合：下一代FPGA綜合平臺(tái)

概述
 電子系統(tǒng)設(shè)計(jì)正在發(fā)生著重要的轉(zhuǎn)變。可編程邏輯器件使設(shè)計(jì)者可以開(kāi)發(fā)具有千萬(wàn)門以上、頻率超過(guò)300MHz以及嵌入式處理器的電路，能夠集成完整的系統(tǒng)。這一技術(shù)進(jìn)步通過(guò)提供ASIC領(lǐng)域之外的全面的方法，正在引起設(shè)計(jì)過(guò)程的轉(zhuǎn)變。
在迅速變化的可編程邏輯領(lǐng)域，EDA提供商面臨的挑戰(zhàn)是，如何提供與硅容量和復(fù)雜性同步的設(shè)計(jì)工具和方法。例如，ASIC領(lǐng)域用了15年來(lái)合并硅處理和基于可靠的功能性EDA軟件的設(shè)計(jì)方法。這種ASIC技術(shù)曾經(jīng)是工業(yè)領(lǐng)域的驅(qū)動(dòng)力和發(fā)展方向?？梢哉f(shuō)ASIC處理造就了電子工業(yè)廉價(jià)的方案，導(dǎo)致了電子工業(yè)的進(jìn)步和創(chuàng)新。但目前這個(gè)過(guò)程已經(jīng)趨于成熟，它更適合于極高端的設(shè)計(jì)，慢慢地脫離了大眾化的市場(chǎng)。
過(guò)去的實(shí)踐已經(jīng)表明，當(dāng)電子設(shè)計(jì)方法不能充分利用硅技術(shù)發(fā)展的優(yōu)勢(shì)時(shí)，就會(huì)產(chǎn)生新的方法來(lái)解決這個(gè)問(wèn)題。正像上世紀(jì)九十年代ASIC市場(chǎng)有邏輯綜合一樣，FPGA將在下一個(gè)十年起著相似的作用。成本低、技術(shù)含量高的FPGA方案將變成開(kāi)發(fā)者的主要設(shè)計(jì)方法。
FPGA技術(shù)與ASIC技術(shù)相比有很多優(yōu)點(diǎn)，用戶控制整個(gè)設(shè)計(jì)和布局過(guò)程，設(shè)計(jì)周期更快，掩模的成本將不復(fù)存在。而且沒(méi)有最小訂貨量的限制。然而，以前由于性能低、門密度小，以及單元成本較高，使FPGA只能用于小規(guī)模的設(shè)計(jì)。
現(xiàn)在FPGA供應(yīng)商通過(guò)開(kāi)發(fā)包含嵌入式微處理器和存儲(chǔ)器，以及硬或軟宏單元的可重新配置的、系統(tǒng)級(jí)的FPGA，將這一技術(shù)發(fā)展到更高的水平。這些功能對(duì)設(shè)計(jì)者有很大的好處，比如減少系統(tǒng)開(kāi)發(fā)時(shí)間，改進(jìn)功耗，增加容量，擴(kuò)大電路板的空間，以及可隨時(shí)改變?cè)O(shè)計(jì)，增加了靈活性。這些重大技術(shù)突破確實(shí)增加了對(duì)自身設(shè)計(jì)和驗(yàn)證的挑戰(zhàn)，需要新的方法解決這些問(wèn)題。
要充分利用任何新的硅技術(shù)和功能，必須具備必要的軟件工具來(lái)處理設(shè)計(jì)者可能面臨的任何新問(wèn)題。Mentor Graphics公司提出了精確綜合來(lái)解決這一類新的問(wèn)題，精確綜合是支持所有FPGA綜合任務(wù)的先進(jìn)軟件平臺(tái)。

圖1 高級(jí)時(shí)序關(guān)系

精確綜合概念
精確綜合的結(jié)構(gòu)在發(fā)展過(guò)程中有三個(gè)主要的特點(diǎn)：直觀的用戶交互，杰出的結(jié)果質(zhì)量和無(wú)與倫比的精度。

直觀的用戶交互
當(dāng)用戶與EDA產(chǎn)品交互的時(shí)候，軟件應(yīng)該是輔助開(kāi)發(fā)、分析和設(shè)計(jì)調(diào)試的工具。這種工具必須駕馭設(shè)計(jì)過(guò)程，但也必須適應(yīng)每個(gè)用戶的設(shè)計(jì)風(fēng)格。精確綜合軟件做到了這一點(diǎn)。其概念是設(shè)計(jì)者應(yīng)該僅僅看到任務(wù)和設(shè)計(jì)過(guò)程中與設(shè)計(jì)任務(wù)相關(guān)的數(shù)據(jù)，其它數(shù)據(jù)可隱藏，這可以使設(shè)計(jì)者集中精力在設(shè)計(jì)任務(wù)以及提供直觀的綜合方法方面。
要做到對(duì)用戶直觀，必須檢查設(shè)計(jì)者交互的所有方面，精確綜合包含新的圖形用戶界面、命令語(yǔ)言、約束語(yǔ)言、修正控制、說(shuō)明文件、幫助系統(tǒng)、軟件安裝過(guò)程和使用許可。目標(biāo)是使設(shè)計(jì)者從軟件安裝到綜合只需15分鐘。精確綜合經(jīng)歷了廣泛的黑箱測(cè)試來(lái)實(shí)現(xiàn)這一點(diǎn)。在軟件和設(shè)計(jì)以及對(duì)軟件的綜合方面，給設(shè)計(jì)者留有一定的余地。精確綜合軟件開(kāi)發(fā)者知道他們的要求，然后增加修改或取消某些功能，以便達(dá)到直觀的綜合方案的目標(biāo)。

杰出的結(jié)果質(zhì)量
精確綜合的一個(gè)主要特征是“結(jié)果就是一切”，設(shè)計(jì)者不必關(guān)心軟件工具所付出的努力，他們要求的是能夠解決他們目前設(shè)計(jì)問(wèn)題的方法，精確綜合用獨(dú)特的方法解決了RTL的綜合問(wèn)題?，F(xiàn)在的綜合工具以逐行的方式閱讀RTL代碼，用低集成度的門來(lái)構(gòu)造設(shè)計(jì)。精確綜合檢查RTL的意圖，然后用大模塊來(lái)構(gòu)造設(shè)計(jì)的結(jié)構(gòu)，這種方法使精確綜合能夠完全利用新FPGA結(jié)構(gòu)。表1用一組電路說(shuō)明了精確綜合算法能夠識(shí)別設(shè)計(jì)的問(wèn)題，并且引導(dǎo)設(shè)計(jì)者達(dá)到較好的結(jié)果。
綜合是若干種算法的組合，這些算法消耗內(nèi)存小、執(zhí)行快、效果最佳。在設(shè)計(jì)中精確綜合使用了檢測(cè)設(shè)計(jì)“結(jié)構(gòu)簽名”的技術(shù)，當(dāng)檢測(cè)到某些簽名時(shí)，就用預(yù)先定義的啟發(fā)式算法進(jìn)行設(shè)計(jì)。運(yùn)用這種方法，每一個(gè)設(shè)計(jì)用一組獨(dú)特的算法來(lái)綜合，然后精確綜合能夠了解哪種算法對(duì)特定的設(shè)計(jì)具有最佳的結(jié)果。因此，當(dāng)用戶對(duì)設(shè)計(jì)作了較小的改變時(shí)，精確綜合在后續(xù)的綜合過(guò)程中只用那些成功的算法。這是一種具有一致性的和可預(yù)測(cè)的綜合方法學(xué)。

表1  用一組電路說(shuō)明精確綜合算法識(shí)別設(shè)計(jì)

精確的結(jié)果
FPGA已經(jīng)進(jìn)入了“精確就是一切”的技術(shù)范疇。時(shí)序及高速設(shè)計(jì)是新FPGA的目標(biāo)。這些FPGA正在應(yīng)用0.13微米及以下的硅技術(shù)。隨著這種技術(shù)的進(jìn)一步發(fā)展，連線負(fù)載占電路延遲的50%~70%。另一個(gè)問(wèn)題是新的FPGA能夠把龐大的系統(tǒng)集成在一起，這將導(dǎo)致極其復(fù)雜和細(xì)致的時(shí)序和時(shí)鐘問(wèn)題。
為了解決新的時(shí)序問(wèn)題并保證設(shè)計(jì)可靠，精確綜合引入了新的時(shí)序引擎和限制進(jìn)入系統(tǒng)。我們研究了現(xiàn)今業(yè)界中最難的ASIC設(shè)計(jì)，以便開(kāi)發(fā)出時(shí)序引擎來(lái)處理這些設(shè)計(jì)。為精確綜合所開(kāi)發(fā)的時(shí)序引擎旨在處理這種極其復(fù)雜的時(shí)序分析。因?yàn)樗蠥SIC都使用Synopsys Design Constraints (SDC)成功地定義復(fù)雜的時(shí)序行為，F(xiàn)PGA自然可以使用這種格式。利用強(qiáng)大的時(shí)序引擎和語(yǔ)言定義復(fù)雜的時(shí)序，精確綜合目前可以提供任何其它綜合工具所無(wú)法實(shí)現(xiàn)的精度水平。圖1所示為高級(jí)時(shí)序。

精確綜合：綜合平臺(tái)
精確綜合旨在解決整個(gè)綜合問(wèn)題。綜合范圍正在從RTL擴(kuò)展到結(jié)構(gòu)和物理領(lǐng)域。好的綜合工具不僅在每個(gè)級(jí)別具有強(qiáng)大的優(yōu)化算法，而且是一種無(wú)縫方法，使設(shè)計(jì)者在不同的設(shè)計(jì)階段平滑過(guò)渡。

結(jié)語(yǔ)
精確綜合是下一代FPGA最主要的綜合工具，具有直觀的用戶界面、杰出的結(jié)果質(zhì)量和無(wú)與倫比精度。精確綜合能夠處理最復(fù)雜的FPGA。精確綜合是一個(gè)與不斷變化的可編程邏輯領(lǐng)域保持同步的平臺(tái)?！?曹譯)