英飛凌推出全新低功耗電路工藝,大幅降低泄漏電流

在舊金山召開的2005年IEEE國際固態(tài)電路會議上，英飛凌科技公司推出了一種創(chuàng)新電路工藝，能夠降低采用120nm和90nm CMOS工藝制造的電路的泄漏電流。該創(chuàng)新電路設計是眾多科學家、英飛凌公司通信事業(yè)部和慕尼黑科技大學密切合作的結晶，最多可使泄漏電流降低三分之一。在另一個與德國基爾大學（Christian Albrechts University of Kiel）合作的研究項目中，通過采用不同的電路工藝，實現(xiàn)了高速和低功耗的最佳組合。

采用100 nm以下的CMOS工藝很難制造同時具備高開關速度和低泄漏電流的晶體管。由于最小特征尺寸進一步縮小，導致晶體管泄漏電流增加，集成電路中的靜電耗散出現(xiàn)了異常激增。因此，降低泄漏電流已成為整個行業(yè)的焦點問題，也是微電子器件進一步微型化進程中遇到的最嚴峻的挑戰(zhàn)。創(chuàng)新技術與電路設計相結合是降低以現(xiàn)代CMOS工藝制造的電路的整體功耗的關鍵環(huán)節(jié)，雖然其不利影響是縮小最小特征尺寸。休眠晶體管設計是一種非常有效的抑制泄漏電流的電路工藝。其基本思路是當電路模塊沒有數(shù)據(jù)處理任務時，使晶體管進入泄漏電流極低的休眠狀態(tài)，從而暫時斷開其電源。在出現(xiàn)新的數(shù)據(jù)處理任務時，休眠晶體管會迅速接通電源，重新激活電路模塊。在生產(chǎn)中應用休眠晶體管的最大難題是如何選擇適當尺寸的休眠晶體管（即寬度、長度和布局），以避免在激活過程中明顯降低開關速度。

“我們開發(fā)的電路工藝特別適用于未來的移動應用，如基帶IC，因為它們可實現(xiàn)更長電池工作時間，而不受日益增加的芯片功能和晶體管數(shù)量的影響，”英飛凌公司研發(fā)部總監(jiān)Roland Thewes博士表示。

研發(fā)人員還展示了兩個能夠同時實現(xiàn)高速處理和低泄漏電流的用于處理數(shù)字信號的內(nèi)核模塊。慕尼黑科技大學設計的基于120nm CMOS工藝的16位乘加器模塊，可以最高達950 MHz的時鐘頻率運行，并且在待機模式下，泄漏電流僅為20 nA。在ISSCC上，還展出了基于該乘加器模塊而開發(fā)的全新細粒度休眠晶體管設計。慕尼黑科技大學低功耗項目的負責人Stephan Henzler強調(diào)說，“由于泄漏電流對電路裝置的影響變得越來越重要，更小的功能模塊也將采用休眠晶體管設計，并縮短斷電時間?！?/p>

采用英飛凌三井結構90nm CMOS工藝和高級芯片家族，生產(chǎn)了幾個最高時鐘頻率從500 MHz到2.5 GHz的32位加法器內(nèi)核。待機模式下的泄漏電流降至最低值：10 nA，僅為當前電路的千分之一。此外，利用體偏置技術，可根據(jù)要求的電路運行模式，調(diào)節(jié)晶體管的臨界電壓。這種方式改善了運行模式下的開關電流，并最多可使時鐘頻率提高30％。

“具體而言，就是通過組合不同的可用技術和專用電路工藝，我們能夠開發(fā)一種合理的低功耗設計。第二個關鍵環(huán)節(jié)是在技術開發(fā)的早期，利用具有代表性的電路，對這些技術進行實驗驗證，”英飛凌科技公司研發(fā)部項目經(jīng)理Christian Pacha博士解釋道。對于新近開發(fā)的65nm CMOS工藝，研究人員認為，在提高電路的堅固性，以便減少制造過程的影響和與技術相關的參數(shù)變化方面，仍有一些問題尚待解決。