為高速A/D轉換應用設計無噪聲時鐘

A/D轉換設計中的噪聲有三個來源：量化噪聲、ADC自身產(chǎn)生的噪聲以及源于轉換器周圍電路設計與布局方法的噪聲。前兩種噪聲主要取決于在設計中選擇的 ADC 器件。第三種噪聲則主要是設計能力的反映，特別是時鐘電路。時鐘信號上無用的時基抖動、時鐘線的錯誤設計以及時鐘線布線錯誤等，都可以使噪聲耦合到模擬信號轉換過程中。

需要無時基抖動的時鐘
時基抖動是描述在一個波形里各個周期間的差異，ADC 采樣時鐘里的時基抖動會增加噪聲。實際上，在對高頻輸入信號進行數(shù)字化處理時，時基抖動是主要的噪聲源。這是因為，ADC 時鐘里的抖動會引起信號采樣時間的變化，從而導致采樣信號的輸出也發(fā)生變化。例如，如果打算在波形每個周期的同一點上進行采樣，但由于時基抖動的原因，采樣電平可能會在 1.14V~1.15V 之間變化，大約 10mV 的范圍。這就意味著在 ADC 的輸出端有 10 mV 的噪聲。對一個 6 或 8 位精度的轉換器來說這可能不算什么問題，但對更高精度轉換器的影響就不可忽視了。
在系統(tǒng)信噪比不下降的情況下，最大時基抖動容錯率由 ADC 精度和輸入信號頻率決定。最大允許時基抖動的公式是：
tj=1/(2(n+1)