為高速A/D轉(zhuǎn)換應(yīng)用設(shè)計(jì)無噪聲時(shí)鐘

A/D轉(zhuǎn)換設(shè)計(jì)中的噪聲有三個(gè)來源：量化噪聲、ADC自身產(chǎn)生的噪聲以及源于轉(zhuǎn)換器周圍電路設(shè)計(jì)與布局方法的噪聲。前兩種噪聲主要取決于在設(shè)計(jì)中選擇的 ADC 器件。第三種噪聲則主要是設(shè)計(jì)能力的反映，特別是時(shí)鐘電路。時(shí)鐘信號(hào)上無用的時(shí)基抖動(dòng)、時(shí)鐘線的錯(cuò)誤設(shè)計(jì)以及時(shí)鐘線布線錯(cuò)誤等，都可以使噪聲耦合到模擬信號(hào)轉(zhuǎn)換過程中。

需要無時(shí)基抖動(dòng)的時(shí)鐘
時(shí)基抖動(dòng)是描述在一個(gè)波形里各個(gè)周期間的差異，ADC 采樣時(shí)鐘里的時(shí)基抖動(dòng)會(huì)增加噪聲。實(shí)際上，在對(duì)高頻輸入信號(hào)進(jìn)行數(shù)字化處理時(shí)，時(shí)基抖動(dòng)是主要的噪聲源。這是因?yàn)?，ADC 時(shí)鐘里的抖動(dòng)會(huì)引起信號(hào)采樣時(shí)間的變化，從而導(dǎo)致采樣信號(hào)的輸出也發(fā)生變化。例如，如果打算在波形每個(gè)周期的同一點(diǎn)上進(jìn)行采樣，但由于時(shí)基抖動(dòng)的原因，采樣電平可能會(huì)在 1.14V~1.15V 之間變化，大約 10mV 的范圍。這就意味著在 ADC 的輸出端有 10 mV 的噪聲。對(duì)一個(gè) 6 或 8 位精度的轉(zhuǎn)換器來說這可能不算什么問題，但對(duì)更高精度轉(zhuǎn)換器的影響就不可忽視了。
在系統(tǒng)信噪比不下降的情況下，最大時(shí)基抖動(dòng)容錯(cuò)率由 ADC 精度和輸入信號(hào)頻率決定。最大允許時(shí)基抖動(dòng)的公式是：
tj=1/(2(n+1)