芯片設(shè)計(jì)的一次性成功

由于成本提高和產(chǎn)品周期縮短，芯片開發(fā)者正致力于芯片設(shè)計(jì)的一次性成功。在芯片的設(shè)計(jì)過程中，制造商正在使用一些方法幫助設(shè)計(jì)者理解和實(shí)現(xiàn)面向制造(DFM)的設(shè)計(jì)技術(shù)。他們具備芯片效果、工藝細(xì)節(jié)、制造成本方面的知識(shí)，能夠給設(shè)計(jì)者提供指導(dǎo)，幫助設(shè)計(jì)者提高產(chǎn)量并降低芯片成本。

芯片設(shè)計(jì)一次性成功的重要性
隨著工藝技術(shù)的進(jìn)步，芯片的制造成本提高了。每一次工藝結(jié)點(diǎn)的換代升級(jí)會(huì)帶來更高密度和更高性能IC的產(chǎn)生，同時(shí)導(dǎo)致掩膜成本的增加。
延長(zhǎng)光學(xué)平版印刷壽命需要使用光學(xué)模式校正、光學(xué)近似檢查(OPC)，以及深亞微米工藝的移相掩膜(PSM)裝置。這導(dǎo)致產(chǎn)生了針對(duì)180nm以下工藝(特別是對(duì)于定義最小特征尺寸的掩膜層)的非常復(fù)雜的光掩膜技術(shù)。隨著工藝結(jié)點(diǎn)變小，晶圓加工和EDA工具的成本、設(shè)計(jì)復(fù)雜IC所需的時(shí)間也隨之增加。
掩膜和設(shè)計(jì)成本的提高，使得對(duì)于復(fù)雜的芯片設(shè)計(jì)，其SoC的NRE費(fèi)用達(dá)到數(shù)百萬美元。逐步增加的NRE成本使得“盈虧平衡點(diǎn)”芯片量(芯片開發(fā)者能夠補(bǔ)償NRE支出的芯片量)達(dá)到更高的層次。這也給芯片制造商(同樣包括集成設(shè)備制造商)帶來了降低設(shè)計(jì)成本和減少設(shè)計(jì)重復(fù)的巨大壓力。由于消費(fèi)產(chǎn)品領(lǐng)域(比如數(shù)字照相機(jī)、MP3播放器和蜂窩電話)嚴(yán)峻的競(jìng)爭(zhēng)形勢(shì)，縮短產(chǎn)品上市時(shí)間也迫使設(shè)計(jì)者努力保證芯片設(shè)計(jì)首次成功。這種成功對(duì)于很多產(chǎn)品的盡快上市是非常重要的，否則，可能意味著芯片制造商將失去該類產(chǎn)品的芯片市場(chǎng)份額。

致力于芯片設(shè)計(jì)一次性成功
說明芯片設(shè)計(jì)一次性成功的必要性是容易的，難的是怎樣達(dá)到這個(gè)目標(biāo)。有很多因素影響芯片設(shè)計(jì)一次性成功，包括設(shè)計(jì)工具、設(shè)計(jì)方法學(xué)、單元庫、硅IP或內(nèi)核、芯片的測(cè)試。你需要考慮所有這些因素，確定如何用最少設(shè)計(jì)時(shí)間和費(fèi)用獲得成功芯片設(shè)計(jì)的最佳方法。
在基于IP的設(shè)計(jì)中，獲得芯片設(shè)計(jì)一次性成功的關(guān)鍵因素是建立芯片制造商和IP提供商之間的全面合作，特別是當(dāng)芯片設(shè)計(jì)者接近關(guān)鍵的、面向生產(chǎn)的設(shè)計(jì)階段時(shí)。ARM代工計(jì)劃是一種創(chuàng)新的商業(yè)模式，它允許半導(dǎo)體設(shè)計(jì)公司獲得ARM處理器技術(shù)用于先進(jìn)的SoC解決方案的設(shè)計(jì)和制造。它也有利于半導(dǎo)體設(shè)計(jì)公司和芯片制造商的第三方合作伙伴，使他們加速基于ARM內(nèi)核設(shè)計(jì)的上市時(shí)間，也使得OEM廠商在不接觸制作設(shè)備的情況下，直接使用被認(rèn)可的ARM半導(dǎo)體工藝。
另一方面，越來越多的工程師在使用經(jīng)認(rèn)可的硅驗(yàn)證分類、經(jīng)產(chǎn)品證明的特定代工IP，這正是TSMC設(shè)計(jì)服務(wù)IP聯(lián)盟的支柱產(chǎn)品。TSMC的設(shè)計(jì)支持包含了由經(jīng)驗(yàn)豐富的IC設(shè)計(jì)中心組成的全球性網(wǎng)絡(luò)，保證了設(shè)計(jì)者能夠正確使用TSMC的IP產(chǎn)品。它由TSMC的驗(yàn)證程序支持，保證了用戶在拿到IP之前，期望的所有IP已經(jīng)在實(shí)際的硅片上被證明正確。在TSMC硅片上的內(nèi)核驗(yàn)證保證了用戶把最好的設(shè)計(jì)經(jīng)驗(yàn)、最容易的設(shè)計(jì)復(fù)用和最快速的IP整合到全部設(shè)計(jì)中。特定市場(chǎng)的、硅片驗(yàn)證的IP包括來自于領(lǐng)先的IP庫和SIP提供商的處理器內(nèi)核、DSP引擎、專用I/O和混合信號(hào)功能，它們適用于計(jì)算機(jī)、消費(fèi)電子和通信領(lǐng)域。
TSMC在現(xiàn)行的產(chǎn)品中為用戶提供5種ARM內(nèi)核，這5種內(nèi)核包括ARM7TDMI內(nèi)核、ARM926EJ內(nèi)核、ARM922T內(nèi)核、ARM946E內(nèi)核和ARM 1022E內(nèi)核。這種廣泛的選擇給用戶提供了一個(gè)通過ARM代工計(jì)劃直接升級(jí)ARM內(nèi)核到最新微處理器技術(shù)的途徑。

設(shè)計(jì)工具
一套好的EDA工具對(duì)芯片設(shè)計(jì)是非常重要的。從頂層來看，這些工具包含了芯片開發(fā)的三個(gè)領(lǐng)域：前端設(shè)計(jì)、后端設(shè)計(jì)和設(shè)計(jì)驗(yàn)證。
前端設(shè)計(jì)工具將完成從芯片邏輯部分的概念化設(shè)計(jì)到芯片邏輯門級(jí)表示的工作，其中概念化設(shè)計(jì)由下列任務(wù)組成，系統(tǒng)級(jí)設(shè)計(jì)和分析、寄存器傳輸級(jí)(RTL)設(shè)計(jì)和分析、邏輯綜合和優(yōu)化。前端設(shè)計(jì)可能也包含一些平面布局的設(shè)計(jì)，它對(duì)芯片的物理實(shí)現(xiàn)之前的設(shè)計(jì)驗(yàn)證有所幫助。
后端設(shè)計(jì)描述了如何使設(shè)計(jì)結(jié)構(gòu)在芯片上物理實(shí)現(xiàn)，關(guān)鍵是芯片的硅內(nèi)核和庫單元的布局和布線。在物理設(shè)計(jì)期間，布局和布線工具比影響芯片時(shí)序的互連寄生效應(yīng)的前端工具有更加精確的功能。這種能力使得布局布線工具在完成設(shè)計(jì)優(yōu)化的同時(shí)，也能定義芯片的物理布局。布局布線工具能夠幫助設(shè)計(jì)者應(yīng)付各種設(shè)計(jì)約束，比如速度、功耗、硅片面積。后端設(shè)計(jì)必須使用能夠精確反映硅片特性的器件和連線模型，這就需要與正在對(duì)那種特定芯片進(jìn)行工藝處理的制造商保持密切的聯(lián)系。再次強(qiáng)調(diào)，在這個(gè)領(lǐng)域，EDA設(shè)計(jì)者和硅片制造商之間的合作努力是非常重要的。
在芯片設(shè)計(jì)期間，涉及到設(shè)計(jì)驗(yàn)證的工作是最耗費(fèi)時(shí)間的，驗(yàn)證將保證芯片滿足功能、時(shí)序、功率和其他指標(biāo)的要求。驗(yàn)證占用了整個(gè)設(shè)計(jì)時(shí)間的大約70%，因?yàn)樗仨氃谒械脑O(shè)計(jì)層面上進(jìn)行，包括系統(tǒng)級(jí)、RTL級(jí)、邏輯門級(jí)和物理級(jí)，后面的驗(yàn)證還會(huì)涉及到選擇器件和互連寄生效應(yīng)的問題。

設(shè)計(jì)方法學(xué)
即使使用最好的工具，工程師也需要采用適當(dāng)?shù)脑O(shè)計(jì)方法，以便減少設(shè)計(jì)時(shí)間，提高芯片設(shè)計(jì)一次性成功的機(jī)會(huì)。近年來，設(shè)計(jì)團(tuán)體已經(jīng)把注意力放在時(shí)序收斂問題方面。也就是說，從前端設(shè)計(jì)期間獲得的評(píng)估時(shí)序性能的物理數(shù)據(jù)庫中提取一些設(shè)計(jì)，然后集中在芯片的時(shí)序性能上，時(shí)序收斂非常重要。另外一些其他設(shè)計(jì)參數(shù)對(duì)于大多數(shù)設(shè)計(jì)也很關(guān)鍵，特別是功率、信號(hào)完整性(SI)和可靠性。設(shè)計(jì)者的最終目標(biāo)是設(shè)計(jì)收斂，從而使芯片能夠滿足所有的設(shè)計(jì)約束。
好的設(shè)計(jì)方法學(xué)在整個(gè)設(shè)計(jì)過程中利用了分析和驗(yàn)證準(zhǔn)則，從初始的系統(tǒng)級(jí)評(píng)估開始，隨著設(shè)計(jì)進(jìn)程從前端階段到物理設(shè)計(jì)階段變得日益精確。代工設(shè)計(jì)策略在幫助設(shè)計(jì)者滿足芯片設(shè)計(jì)指標(biāo)方面是非常有用的。
在90nm工藝，由于器件泄漏的靜態(tài)功率(待機(jī)功率)和芯片的動(dòng)態(tài)功率相當(dāng)，TSMC提供了一個(gè)參考設(shè)計(jì)流程規(guī)范，從而將泄漏減到最小。這個(gè)規(guī)范的工作原理是在初始的前端設(shè)計(jì)流程階段，特別是邏輯綜合和優(yōu)化階段，使設(shè)計(jì)者在整個(gè)芯片上都使用高性能的晶體管，從而可以使用可得到的最快單元庫進(jìn)行目標(biāo)處理，讓設(shè)計(jì)者對(duì)芯片的時(shí)序和面積進(jìn)行優(yōu)化。在后端設(shè)計(jì)的布局布線之后進(jìn)行寄生參數(shù)提取和時(shí)序分析，設(shè)計(jì)者能夠確定時(shí)序路徑。
這些路徑顯示出設(shè)計(jì)者可以用高VT值晶體管代替低VT值器件的位置。高VT值晶體管有著較低的開關(guān)速度，但也具有較少的電流泄漏和較低的靜態(tài)功率擴(kuò)散。用高VT值晶體管代替低VT值晶體管不會(huì)影響芯片的布局。通過不斷的替換和靜態(tài)時(shí)序分析，有助于設(shè)計(jì)者滿足時(shí)序規(guī)范，但功率會(huì)下降很多。例如，待機(jī)功率下降5倍或更多，動(dòng)態(tài)功率下降2倍或更多都是很有可能的。
TSMC也有針對(duì)信號(hào)完整性(SI)和可靠性標(biāo)準(zhǔn)的設(shè)計(jì)規(guī)范，涉及的領(lǐng)域包括：
?交調(diào)干擾的預(yù)防、分析和修補(bǔ)
?電源和信號(hào)線的電遷移
?退耦電容器
使用退耦電容器與在印刷電路板上使用電容器是類似的，目的是減少電源線上的電流波動(dòng)和動(dòng)態(tài)IR的下降(功率下降)?？梢愿鶕?jù)功耗在芯片有空間的區(qū)域放置電容，同樣，還可以放置時(shí)鐘緩沖器和快速輸出緩沖器。
設(shè)計(jì)庫
芯片設(shè)計(jì)一次性成功的另一個(gè)關(guān)鍵點(diǎn)是對(duì)包含在芯片內(nèi)部的單元和內(nèi)核的準(zhǔn)確建模。單元庫必須在幾個(gè)設(shè)計(jì)層面上都有好的、可用的模型，包括RTL級(jí)、邏輯門級(jí)和物理級(jí)。成功的建模以庫提供商(通常是第三方)和芯片制造商之間的緊密合作為基礎(chǔ)。另外，設(shè)計(jì)者應(yīng)當(dāng)有豐富的庫函數(shù)和單元類型(低功率、高速度和高密度)可供選擇。為使功率達(dá)到最低限度，TSMC的合作伙伴提供了多種VT值的庫單元，允許設(shè)計(jì)者使用制造商提供的參考設(shè)計(jì)流程，同時(shí)對(duì)時(shí)序和功率進(jìn)行優(yōu)化。這些庫已經(jīng)由TSMC在一流的設(shè)計(jì)流程工具上驗(yàn)證正確，包括Synopsys、Cadence和Magma 。
對(duì)于大多數(shù)流行的單元庫和靜態(tài)RAM，基于ISO9000標(biāo)準(zhǔn)的TSMC9000是硅片制造業(yè)中最嚴(yán)格的驗(yàn)證標(biāo)準(zhǔn)。TSMC9000描述了一個(gè)庫封裝中包含的大量細(xì)節(jié)，包括EDA視圖、工藝角、測(cè)試芯片標(biāo)準(zhǔn)、測(cè)試協(xié)議、產(chǎn)品標(biāo)準(zhǔn)和其他一些重要的設(shè)計(jì)和驗(yàn)證信息。這個(gè)標(biāo)準(zhǔn)在多個(gè)層面上的驗(yàn)證有助于用戶提高硅片設(shè)計(jì)成功的信心。

硅片
盡管設(shè)計(jì)重用的關(guān)鍵是通過嵌入式內(nèi)核完成的，但在制造商向用戶提供可用的硅IP方面，仍然面臨缺少硅IP標(biāo)準(zhǔn)的問題。TSMC認(rèn)為所有硅IP的目標(biāo)工藝都應(yīng)當(dāng)在實(shí)際硅片上被驗(yàn)證正確。TSMC為芯片制造商支持的所有內(nèi)核提供了一個(gè)驗(yàn)證狀態(tài)報(bào)告。同時(shí)，在幫助減少設(shè)計(jì)時(shí)間方面，能否得到計(jì)算機(jī)、消費(fèi)電子和通信應(yīng)用等特定市場(chǎng)的硅IP是非常重要的。硅片被驗(yàn)證的IP功能包括處理器內(nèi)核、DSP引擎、專用I/O和混合信號(hào)功能，它們來自幾個(gè)領(lǐng)先的IP庫和SIP提供商。

DFM問題
在注意一系列詳盡設(shè)計(jì)規(guī)則的同時(shí)，工程師也應(yīng)注意針對(duì)幾個(gè)DFM問題的設(shè)計(jì)參考流程：
?工藝變化(Process-variation)
  建模
?虛擬OD、多晶硅和金屬插入
?通路/接觸收斂的金屬線
?冗余通路插入
相對(duì)于周圍的電介質(zhì)而言，不使用金屬鋁而是使用銅作為互連金屬的原因是它比較柔軟。如果在芯片設(shè)計(jì)期間，不關(guān)心銅金屬的物理實(shí)現(xiàn)問題，被加工的銅內(nèi)部互連晶片將在芯片上呈現(xiàn)不均勻的金屬銅厚度，一個(gè)區(qū)域的最終厚度取決于那個(gè)區(qū)域的線寬、線間距和局部金屬密度。這將轉(zhuǎn)化為芯片之上的可變互連表面電阻，因而相當(dāng)于相同長(zhǎng)度導(dǎo)線的可變寄生延遲。對(duì)于130nm及其以下工藝的芯片，特別是快速互連的路徑，這個(gè)問題是很嚴(yán)重的。例如，對(duì)于3ns延遲的線路在是否使用芯片內(nèi)部金屬變化仿真模型的問題上，其路徑延遲是不同的，相差大約125ps(大約4.2%)。而對(duì)于1ns延遲的路徑，其差別達(dá)到80ps(8%)，這是很大的。要減少時(shí)序仿真的這種巨大差異，在芯片設(shè)計(jì)流程中，芯片內(nèi)部的金屬變化建模是一個(gè)非常重要的因素。
可以使用虛擬金屬插入增加芯片內(nèi)金屬銅一致性，因而減少了芯片內(nèi)的金屬變化。在虛擬幾何形狀插入中，需要考慮的關(guān)鍵事項(xiàng)是最低限度地增加芯片的OPC(光學(xué)近似檢查)，因?yàn)镺PC操作對(duì)計(jì)算和時(shí)間要求很苛刻，同時(shí)也要最低限度地增加信號(hào)線的寄生電容負(fù)載。
在對(duì)130nm及其以下的芯片進(jìn)行處理時(shí)，一流的芯片制造商提供了一套最小化的設(shè)計(jì)規(guī)則和一套更加嚴(yán)格的設(shè)計(jì)規(guī)范，從而提高芯片的收益。除了在寬金屬線中采用雙倍的通路，還推薦在有空間增加更多通路結(jié)構(gòu)的情況下采用冗余通路插入技術(shù)。這種方法由四個(gè)步驟組成：“胖”雙倍通路、正常雙倍通路、“胖”單通路、正常單通路 ，如圖1所示。
圖2顯示了TSMC對(duì)實(shí)際硅片相關(guān)設(shè)計(jì)流程的參考圖。流程的主要內(nèi)容包括：
?使用多門限功率調(diào)節(jié)進(jìn)行功
   率和性能優(yōu)化
?并行的時(shí)序和信號(hào)完整性收斂
?納米級(jí)的DFM挑戰(zhàn)，包括層
   密度、層電阻和通路布局
值得注意的是參考流程的設(shè)計(jì)方法學(xué)支持商業(yè)的EDA工具。開放標(biāo)準(zhǔn)的工具和數(shù)據(jù)格式支持是十分必要的，因?yàn)檫@允許用戶使用已有的和熟悉的EDA開發(fā)工具。另外一個(gè)原因是，很多設(shè)計(jì)公司已經(jīng)投資數(shù)百萬美元購買了這些設(shè)計(jì)工具開發(fā)包。
在整個(gè)芯片設(shè)計(jì)過程中，而不只是在準(zhǔn)備生產(chǎn)芯片的時(shí)候，同一個(gè)好的芯片制造商合作有助于提高芯片的產(chǎn)量和降低產(chǎn)品成本。芯片設(shè)計(jì)者可以利用設(shè)計(jì)策略及其他方面的經(jīng)驗(yàn)，保證在芯片設(shè)計(jì)一次性成功的過程中實(shí)現(xiàn)提高芯片性能和降低成本的目標(biāo)?！?nbsp; (于永學(xué)譯)