基于FPGA系統(tǒng)易測(cè)試性的研究

　　現(xiàn)代科技對(duì)系統(tǒng)的可靠性提出了更高的要求，而FPGA技術(shù)在電子系統(tǒng)中應(yīng)用已經(jīng)非常廣泛，因此FPGA易測(cè)試性就變得很重要。要獲得的FPGA內(nèi)部信號(hào)十分有限、FPGA封裝和印刷電路板(PCB)電氣噪聲，這一切使得設(shè)計(jì)調(diào)試和檢驗(yàn)變成設(shè)計(jì)中最困難的一個(gè)流程。另一方面，當(dāng)前幾乎所有的像CPU、DSP、ASIC等高速芯片的總線，除了提供高速并行總線接口外，正迅速向高速串行接口的方向發(fā)展，F(xiàn)PGA也不例外。每一條物理鏈路的速度從600 Mbps到10 Gbps，高速I／O的測(cè)試和驗(yàn)證更成為傳統(tǒng)專注于FPGA內(nèi)部邏輯設(shè)計(jì)的設(shè)計(jì)人員所面臨的巨大挑戰(zhàn)。這些挑戰(zhàn)使設(shè)計(jì)人員非常容易地將絕大部分設(shè)計(jì)時(shí)間放在調(diào)試和檢驗(yàn)設(shè)計(jì)上。

　　本文就調(diào)試FPGA系統(tǒng)時(shí)遇到的問(wèn)題及有助于提高調(diào)試效率的方法，針對(duì)Altera和Xilinx的FPGA調(diào)試提供了最新的方法和工具。

　　1 FPGA一般設(shè)計(jì)流程

　　在FPGA系統(tǒng)設(shè)計(jì)完成前，有2個(gè)不同的階段：設(shè)計(jì)階段、調(diào)試和檢驗(yàn)階段，如圖1所示。設(shè)計(jì)階段的主要任務(wù)是輸入、仿真和實(shí)現(xiàn)；調(diào)試和檢驗(yàn)階段的主要任務(wù)是檢驗(yàn)設(shè)計(jì)，校正發(fā)現(xiàn)的錯(cuò)誤。

　　1.1 設(shè)計(jì)階段

　　在這一階段不僅要設(shè)計(jì)，而且要使用仿真工具開(kāi)始調(diào)試。實(shí)踐證明，正確使用仿真為找到和校正設(shè)計(jì)錯(cuò)誤提供了一條有效的途徑。但是，不應(yīng)依賴仿真作為調(diào)試FPGA設(shè)計(jì)的唯一工具。

　　在設(shè)計(jì)階段，還需要提前考慮調(diào)試和檢驗(yàn)階段，規(guī)劃怎樣在線快速調(diào)試FPGA，這可以定義整體調(diào)試方法，幫助識(shí)別要求的任何測(cè)試測(cè)量工具，確定選擇的調(diào)試方法對(duì)電路板設(shè)計(jì)帶來(lái)的影響。針對(duì)可能選用的FPGA存在的高速總線，除了考慮邏輯時(shí)序的測(cè)試和驗(yàn)證外，還應(yīng)該充分考慮后面可能面臨的信號(hào)完整性測(cè)試和分析難題。

　　1.2 調(diào)試和檢驗(yàn)階段

　　在調(diào)試階段，必須找到仿真沒(méi)有找到的棘手問(wèn)題。怎樣以省時(shí)省力的方式完成這一工作是一個(gè)挑戰(zhàn)。本文將研究如何選擇正確的FPGA調(diào)試方法及如何有效地利用新方法的處理能力，這些新方法可以只使用少量的FPGA針腳查看許多內(nèi)部FPGA信號(hào)。如果使用得當(dāng)，可以突破最棘手的FPGA調(diào)試問(wèn)題。

　　1.3 FPGA調(diào)試方法

　　在設(shè)計(jì)階段需要作出的關(guān)鍵選擇是使用哪種FPGA調(diào)試方法。在理想情況下，設(shè)計(jì)者希望有一種方法，這種方法可以移植到所有FPGA設(shè)計(jì)中，能夠洞察FPGA內(nèi)部運(yùn)行和系統(tǒng)運(yùn)行過(guò)程，為確定和分析棘手的問(wèn)題提供相應(yīng)的處理能力。

　　基本在線FPGA調(diào)試方法有2種：使用嵌入式邏輯分析儀以及使用外部邏輯分析儀。選擇使用何種方法取決于項(xiàng)目的調(diào)試需求。

　　2 嵌入式邏輯分析儀內(nèi)核

　　主要的FPGA廠商針對(duì)器件的在線調(diào)試都提供了嵌入式邏輯分析儀內(nèi)核，這些知識(shí)產(chǎn)權(quán)模塊插入FPGA設(shè)計(jì)中，同時(shí)提供觸發(fā)功能和存儲(chǔ)功能。它們使用FPGA邏輯資源實(shí)現(xiàn)觸發(fā)電路；使用FPGA存儲(chǔ)模塊實(shí)現(xiàn)存儲(chǔ)功能；使用JTAG配置內(nèi)核操作，并用它將捕獲的數(shù)據(jù)傳送到PC上進(jìn)行查看。

　　由于嵌入式邏輯分析儀使用內(nèi)部FPGA資源，因此其通常用于大型FPGA，這些大型FPGA可以更好地消化插入內(nèi)核帶來(lái)的開(kāi)銷。一般來(lái)說(shuō)，用戶希望內(nèi)核占用的FPGA邏輯資源不超過(guò)可用資源的5％。

　　與其他調(diào)試方法一樣，還要知道這種方法存在的部分矛盾。

　　2.1 針腳與內(nèi)部資源

　　嵌入邏輯分析儀內(nèi)核不使用額外的測(cè)試針腳，因?yàn)樗ㄟ^(guò)現(xiàn)有的JTAG針腳訪問(wèn)內(nèi)核。這意味著即使設(shè)計(jì)受到FPGA針腳限制，仍可以使用這種方法。矛盾在于，它使用的內(nèi)部FPGA邏輯資源和存儲(chǔ)模塊可以用來(lái)實(shí)現(xiàn)設(shè)計(jì)。此外，由于使用片內(nèi)內(nèi)存存儲(chǔ)捕獲的數(shù)據(jù)，因此內(nèi)存深度一般相對(duì)較淺。

　　2.2 探測(cè)與運(yùn)行模式

　　嵌入式邏輯分析儀核心的探測(cè)非常簡(jiǎn)單，它使用現(xiàn)有的JTAG針腳。矛盾在于，盡管嵌入式邏輯分析儀可以查看FPGA操作，但沒(méi)有一種方式將這些信息與電路板級(jí)或系統(tǒng)級(jí)信息時(shí)間關(guān)聯(lián)起來(lái)。而將FPGA內(nèi)部的信號(hào)與FPGA外部的信號(hào)關(guān)聯(lián)起來(lái)對(duì)解決棘手的調(diào)試問(wèn)題至關(guān)重要。在分析方法上，嵌入式邏輯分析儀只能進(jìn)行狀態(tài)分析。

　　2.3 成本與靈活性

　　大多數(shù)FPGA廠商提供了嵌入式邏輯分析儀內(nèi)核，而其價(jià)格要低于全功能外部邏輯分析儀。雖然用戶希望更多的功能，但嵌入式邏輯分析儀內(nèi)核的功能無(wú)論從通用性、分析方式、觸發(fā)能力，還是從存儲(chǔ)和分析能力都弱于全功能外部邏輯分析儀，而用戶通常需要這些功能來(lái)捕獲和分析棘手的調(diào)試問(wèn)題。例如，嵌入式邏輯分析儀只能在狀態(tài)模式下操作，它們捕獲與FPGA設(shè)計(jì)中已有的指定時(shí)鐘同步的數(shù)據(jù)，因此不能提供精確的信號(hào)定時(shí)關(guān)系。

　　3 外部邏輯分析儀

　　由于嵌入式邏輯分析儀方法存在部分限制，F(xiàn)PGA設(shè)計(jì)人員采用外部邏輯分析儀方法，來(lái)利用FPGA的靈活性和外部邏輯分析儀的處理能力，如泰克TLA系列邏輯分析儀。

    在這種方法中，有用的內(nèi)部信號(hào)路由到FPGA沒(méi)有使用的針腳上，然后連接到邏輯分析儀上。這種方法提供了非常深的內(nèi)存，適合調(diào)試出現(xiàn)故障和實(shí)際導(dǎo)致該故障的原因在時(shí)間上相距很遠(yuǎn)的問(wèn)題；對(duì)于需要采集大量數(shù)據(jù)進(jìn)行后期分析的設(shè)計(jì)人員也非常必要。另外，它還可以把內(nèi)部FPGA信號(hào)與電路系統(tǒng)中的其他活動(dòng)時(shí)間關(guān)聯(lián)起來(lái)。

　　與嵌入式邏輯分析儀方法一樣，也需要考慮許多矛盾。

　　3.1 針腳與內(nèi)部資源

　　外部邏輯分析儀方法采用非常少的邏輯資源，不使用FPGA內(nèi)存資源。它釋放了這些資源，來(lái)實(shí)現(xiàn)所需功能。其矛盾在于，必須增加專用于調(diào)試的針腳數(shù)量，而設(shè)計(jì)時(shí)需要使用這些針腳。

　　3.2 探測(cè)與工作模式

　　外部邏輯分析儀探測(cè)要比嵌入式邏輯分析儀方法要求的探測(cè)復(fù)雜一些。必須確定怎樣使用邏輯分析儀探頭探測(cè)FPGA內(nèi)部信號(hào)，而不能使用電路板上已有的JTAG連接器。最簡(jiǎn)便的方式是在電路板中增加一個(gè)測(cè)試連接器，這可以簡(jiǎn)便地把FPGA信號(hào)與系統(tǒng)中的其他信號(hào)關(guān)聯(lián)起來(lái)。

　　3.3 成本與靈活性

　　盡管外部邏輯分析儀的購(gòu)買價(jià)格確實(shí)要高于嵌入式邏輯分析儀，但使用外部邏輯分析儀可以解決更加廣泛的問(wèn)題。邏輯分析儀不僅可以用于FP

　　4 FPGAView進(jìn)行FPGA調(diào)試

　　外部邏輯分析儀方法有效地利用了FPGA的處理能力，并根據(jù)需要重新對(duì)設(shè)備配置，將有用的內(nèi)部信號(hào)路由到通常很少的針腳上。這是一種非常有用的方法，但它也有一定的局限性：用戶每次需要查看一套不同的內(nèi)部信號(hào)時(shí)，都必須改變?cè)O(shè)計(jì)(在RTL級(jí)或使用FPGA編輯器工具)，把希望的信號(hào)組路由到調(diào)試針腳上。這不僅耗時(shí)，而且如果要求重新匯編設(shè)計(jì)，還會(huì)改變?cè)O(shè)計(jì)的定時(shí)，可能會(huì)隱藏需要解決的問(wèn)題。當(dāng)更改FPGA內(nèi)部測(cè)試信號(hào)時(shí)，在外部邏輯分析儀上的被測(cè)信號(hào)名稱需要手工進(jìn)行更新。一般說(shuō)來(lái)，調(diào)試針腳數(shù)量很少，內(nèi)部信號(hào)與調(diào)試針腳之間1：1的關(guān)系限制著設(shè)計(jì)查看能力和洞察力。為克服這些局限性，出現(xiàn)了一種新的FPGA調(diào)試方法，它不僅提供了外部邏輯分析儀方法的所有優(yōu)勢(shì)，還消除了主要局限性。FPGAView軟件在與泰克TLA系列邏輯分析儀配套使用時(shí)，為調(diào)試FPGA和周邊硬件電路提供了一個(gè)完整的解決方案，如圖2所示。

　　這種組合可以時(shí)間關(guān)聯(lián)的查看FPGA的內(nèi)部活動(dòng)和外部活動(dòng)；迅速改變FPGA內(nèi)部探點(diǎn)，而無(wú)須重新匯編設(shè)計(jì)；每個(gè)針腳監(jiān)測(cè)多個(gè)內(nèi)部信號(hào)；在TLA邏輯分析儀上自動(dòng)更新切換的內(nèi)部信號(hào)名稱。此外，F(xiàn)PGAView可以在一臺(tái)設(shè)備中處理多個(gè)測(cè)試內(nèi)核(適合監(jiān)測(cè)不同的時(shí)鐘域)，并可以在一個(gè)JTAG鏈上處理多臺(tái)FPGA設(shè)備。

　　5 快速使用FPGAView

　　使用FPGAView的步驟如下所述：

　　(1) 插入內(nèi)核

　　這步是配置測(cè)試內(nèi)核，把它插入到FPGA設(shè)計(jì)中。例如，在使用Altera或Xilinx器件時(shí)，可以使用FPGA開(kāi)發(fā)工具提供的邏輯分析儀接口編輯器，創(chuàng)建最適合自己需求的測(cè)試核。

　　對(duì)大多數(shù)的測(cè)試內(nèi)核，可以指定下述參數(shù)：

　?、籴樐_數(shù)量(pin count)：表示希望專用于邏輯分析儀接口的針腳數(shù)量；

　?、诮M數(shù)(bank count)：表示希望映射到每個(gè)針腳上的內(nèi)部信號(hào)數(shù)量；

　　③輸出／捕獲模式(output／capture mode)：選擇希望執(zhí)行的采集類型；可以選擇組合邏輯／定時(shí)模式(combina-tion／timing)或寄存器／狀態(tài)模式(registered／state)；

　?、軙r(shí)鐘(clock)：如果用戶選擇了registered／state的捕獲模式，這一選項(xiàng)允許選擇測(cè)試內(nèi)核的取樣時(shí)鐘；

　?、萃姞顟B(tài)(power-up state)：這個(gè)參數(shù)允許指明用于邏輯分析儀接口的針腳的通電狀態(tài)。

　　(2) 把測(cè)試內(nèi)核信息加載到FPGAView中

　　從FPGAView軟件窗口中，可以與JTAG編程電纜建立連接，并且連接到TLA系列邏輯分析儀(TLA邏輯分析儀使用Windows平臺(tái))或PC工作站上。

　　在使用ALTERA FPGA芯片時(shí)，按打開(kāi)(Open)工具條按鈕，調(diào)出一個(gè)文件瀏覽器，選擇QuartusⅡLAI Editor軟件以前生成的邏輯分析儀接口(.lai)文件。這樣就加載了與LAI核心有關(guān)的所有信息，包括每一組的信號(hào)數(shù)量、組數(shù)和信號(hào)名稱，另外如果設(shè)備中的LAI內(nèi)核多于一個(gè)，那么還包括每個(gè)LAI內(nèi)核的信息。

　　(3) 把FPGA針腳映射到邏輯分析儀上

　　映射FPGA針腳和TLA邏輯分析儀探頭之間的物理連接。FPGAView可以自動(dòng)更新邏輯分析儀上顯示的信號(hào)名稱，與測(cè)試內(nèi)核當(dāng)前監(jiān)測(cè)的信號(hào)相匹配。為此，簡(jiǎn)單地點(diǎn)擊探頭(probes)按鈕，將出現(xiàn)一個(gè)拖放窗口，把測(cè)試內(nèi)核輸出信號(hào)名稱與邏輯分析儀上的相應(yīng)通道連接起來(lái)。對(duì)某條目標(biāo)連接，這個(gè)通道分配過(guò)程只需一次。

　　(4) 進(jìn)行測(cè)量

　　使用組(bank)列表下拉菜單，選擇想要測(cè)量的組。一旦選擇了組，F(xiàn)PGAView會(huì)通過(guò)JTAG接口與FPGA通信，并配置測(cè)試內(nèi)核，以便選擇希望的組。

　　FPGAView還將這些通道名稱通過(guò)對(duì)TLA系列邏輯分析儀的控制進(jìn)行自動(dòng)分配，從而可以簡(jiǎn)便地理解測(cè)量結(jié)果。為測(cè)量不同的一套內(nèi)部信號(hào)，用戶只需選擇不同的信號(hào)組。全功能TLA系列邏輯分析儀會(huì)自動(dòng)地把這些FPGA信號(hào)與系統(tǒng)中的其他信號(hào)關(guān)聯(lián)起來(lái)。

　　在TLA邏輯分析儀中，針對(duì)設(shè)計(jì)人員關(guān)心的各種時(shí)間信息，提供了業(yè)內(nèi)獨(dú)有的定時(shí)參數(shù)自動(dòng)測(cè)量功能，通過(guò)鼠標(biāo)簡(jiǎn)單地拖放操作，能夠得到周期、頻率、占空比、脈沖寬度、通道／通道延遲、邊沿計(jì)數(shù)、周期計(jì)數(shù)、違規(guī)計(jì)數(shù)、周期抖動(dòng)、以及周期間抖動(dòng)等信息。

　　6 結(jié)

論

　　調(diào)試針對(duì)Altera和Xilinx的FPGA系統(tǒng)時(shí)用嵌入式邏輯分析儀和外部邏輯分析儀這2種方法各有其優(yōu)勢(shì)和不足，而FPGAView等新方法進(jìn)一步提高了外部邏輯分析儀方法的吸引力。能夠快速方便地移動(dòng)探點(diǎn)，而不需重新匯編設(shè)計(jì)，同時(shí)能夠把內(nèi)部FPGA信號(hào)活動(dòng)與電路板級(jí)信號(hào)關(guān)聯(lián)起來(lái)，能夠較好地滿足產(chǎn)品開(kāi)發(fā)周期的要求。