加法器
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在數(shù)字電路中，常需要進(jìn)行加、減、乘、除等算術(shù)運(yùn)算，而乘、除和減法運(yùn)算均可變換為加法運(yùn)算，故加法運(yùn)算電路應(yīng)用十分廣泛。
1.半加器
不考慮由低位來(lái)的進(jìn)位，只有本位兩個(gè)數(shù)相加，稱(chēng)為半加器。圖1(a)為半加器的方框圖。其中：A、B分別為被加數(shù)與加數(shù)，作為電路的輸入端；S為兩數(shù)相加產(chǎn)生的本位和，它和兩數(shù)相加產(chǎn)生的向高位的進(jìn)位C一起作為電路的輸出。
圖1 半加器框圖、邏輯圖和符號(hào)
根據(jù)二進(jìn)制數(shù)相加的原則，得到半加器的真值表如表1所列。
表1 半加器的真值表
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信號(hào)輸入 |
信號(hào)輸出 | ||
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A |
B |
S |
C |
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0 |
0 |
0 |
0 |
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0 |
1 |
1 |
0 |
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1 |
0 |
1 |
0 |
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1 |
1 |
0 |
1 |
由真值表可分別寫(xiě)出和數(shù)S，進(jìn)位數(shù)C的邏輯函數(shù)表達(dá)式為：
（1）
C=AB (2)
由此可見(jiàn)，式(1)是一個(gè)異或邏輯關(guān)系，可用一個(gè)異或門(mén)來(lái)實(shí)現(xiàn)；式(2)可用一個(gè)與門(mén)實(shí)現(xiàn)。其邏輯電路如圖1(b)所示。{{分頁(yè)}}
2.全加器
除本位兩個(gè)數(shù)相加外，還要加上從低位來(lái)的進(jìn)位數(shù)，稱(chēng)為全加器。圖2為全加器的方框圖。被加數(shù)Ai、加數(shù)Bi從低位向本位進(jìn)位Ci-1作為電路的輸入，全加和Si與向高位的進(jìn)位Ci作為電路的輸出。能實(shí)現(xiàn)全加運(yùn)算功能的電路稱(chēng)為全加電路。全加器的邏輯功能真值表如表2中所列。
表2 全加器邏輯功能真值表
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信號(hào)輸入端 |
信號(hào)輸出端 | |||
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Ai |
Bi |
Ci |
Si |
Ci |
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0 |
0 |
0 |
0 |
0 |
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0 |
0 |
1 |
1 |
0 |
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0 |
1 |
0 |
1 |
0 |
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0 |
1 |
1 |
0 |
1 |
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1 |
0 |
0 |
1 |
0 |
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1 |
0 |
1 |
0 |
1 |
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1 |
1 |
0 |
0 |
1 |
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1 |
1 |
1 |
1 |
1 |
圖2 全加器方框圖
根據(jù)表2可以寫(xiě)Si和Ci的表達(dá)式。經(jīng)過(guò)化簡(jiǎn)得到最簡(jiǎn)式：
由異或門(mén)和與非門(mén)組成的一位全加器的邏輯圖如圖3(a)所示。其邏輯符號(hào)如圖3(b)所示。{{分頁(yè)}}
圖3 全加器邏輯圖和符號(hào)
多位全加器連接可以是逐位進(jìn)位，也可以是超前進(jìn)位。逐位進(jìn)位也稱(chēng)串行進(jìn)位，其邏輯電路簡(jiǎn)單，但速度也較低。圖4為四位逐位進(jìn)位全加器。
圖4 四位逐位進(jìn)位全加器
評(píng)論