通信應(yīng)用中的數(shù)字上變頻和下變頻(06-100)

　　數(shù)字上變頻器(DUC)和數(shù)字下變頻器(DDC)不僅僅是通信應(yīng)用(如軟件無線電)中的關(guān)鍵，而且在需要窄帶信號(hào)高速流的應(yīng)用中也是重要的。另外，DDC結(jié)構(gòu)容易控制所有取樣速率下的混淆防止分樣。

　　做為1個(gè)例子，讓我們看看數(shù)字記錄5MHz帶寬(中心在50MHz)信號(hào)的問題。此信號(hào)可以是來自RF-IF模擬下變頻器的信號(hào)或者是直接從天線接收的信號(hào)。為了滿足尼奎斯特準(zhǔn)則，我們需要以105ms/s取樣率取樣此信號(hào)。然而，為了合理地捕獲此信號(hào)，應(yīng)該在較高的取樣率(至少200ms/s)取樣此信號(hào)。假設(shè)ADC為16位，在該速率下被取樣的信號(hào)會(huì)產(chǎn)生400MB/s數(shù)據(jù)。也許更難辦的是以這樣高速率采集和存儲(chǔ)數(shù)據(jù)缺乏商業(yè)可用的方案。大多數(shù)可用的PC基數(shù)字器僅能在大約幾分之幾秒內(nèi)存儲(chǔ)此數(shù)據(jù)。

　　數(shù)字下變頻

　　DDC在持續(xù)時(shí)間期間可以數(shù)字記錄RF信號(hào)。在此實(shí)例中，我們僅需要記錄5MHz信號(hào)(中心頻率50MHz)，而不是ADC的整個(gè)尼奎斯特帶寬。DDC允許除去其余數(shù)據(jù)，并降低數(shù)據(jù)率。在現(xiàn)場可編程門陣列(FPGA)中實(shí)現(xiàn)時(shí)，簡單的數(shù)字下變頻分為3個(gè)性質(zhì)不同的步：頻率變換、濾波和分樣(圖1)。

　　頻率變換和濾波

　　第1步是頻率變換。5MHz頻帶需要降低變換到基帶，靠乘或與載頻(fc)正弦信號(hào)混頻實(shí)現(xiàn)這種變換。用數(shù)字控制振蕩器(NCO)數(shù)字產(chǎn)生正弦波。NCO通常也稱之為本機(jī)振蕩器(LO)，它可以在精確頻率和相位下產(chǎn)生取樣波形。

　　隨著信號(hào)從50MHz變頻到基帶，信號(hào)拷貝也從50 MHz變頻到100 MHz?；诖嗽?，新的基帶信號(hào)必須濾波，去除較高頻率的信號(hào)。
然而，到此我們的任務(wù)沒有完成。我們?nèi)杂?個(gè)在200ms/s取樣的低頻基帶信號(hào)。傳輸額外不必要數(shù)據(jù)時(shí)不希望PC總線過載，我們重新取樣信號(hào)來降低有效取樣率。這靠分樣實(shí)現(xiàn)，在規(guī)則的時(shí)間間隔內(nèi)從數(shù)字化的信號(hào)中去除數(shù)據(jù)點(diǎn)。在此例中，取樣從200ms/s下降到10ms/s，每20個(gè)取樣去除19個(gè)取樣。

　　防止混淆的分樣

　　采用分樣，數(shù)字化器的采集引擎繼續(xù)以同樣的最大速率進(jìn)行取樣。然而，僅有少量的采集點(diǎn)被存儲(chǔ)、被取出和傳輸?shù)絇C，這降低取樣率到所希望的水平。但是，此技術(shù)不是極簡單的。

　　為便于說明，假定數(shù)字化器的最大取樣率是100MS/s，使其尼奎斯特頻率為50 MHz，而信號(hào)有兩個(gè)分量：10 MHz基頻和20MHz激勵(lì)頻率分量。若數(shù)字化器分辨率為14位，則在100MS/S總數(shù)據(jù)率是200MB/s，這遠(yuǎn)遠(yuǎn)高于PCI總線理論極限132MB/s。這是采用較低取樣率(如25MS/s)的1個(gè)原因?，F(xiàn)在尼奎斯特頻率應(yīng)該是12.5MHz。然而，20MHz頻率分量混淆回到5MHz?，F(xiàn)在，不可能告知信號(hào)實(shí)際上是否是5MHz信號(hào)或混淆到5MHz的另外較高頻率信號(hào)(20MHz，30MHz，45MHz)。

　　解決此問題的1種方案是稱之為防止混淆分樣的增強(qiáng)分樣技術(shù)。在此技術(shù)中，數(shù)字化器繼續(xù)在100MS/s最高取樣率下采集數(shù)據(jù)，但加1個(gè)低通數(shù)字濾波器，在分樣前截止尼奎斯特頻率(圖2)。