用PLD實(shí)現(xiàn)高可用性系統(tǒng)的熱插拔和加電順序保護(hù)

　　互聯(lián)網(wǎng)的繁榮和無(wú)線通訊及存儲(chǔ)行業(yè)的發(fā)展使得實(shí)時(shí)數(shù)據(jù)通訊量成指數(shù)級(jí)增長(zhǎng)。數(shù)據(jù)通訊量的急劇增加使系統(tǒng)可用性顯得更加關(guān)鍵，因?yàn)橄到y(tǒng)即使停一秒鐘也意味著將產(chǎn)生巨大的影響，并將減少運(yùn)營(yíng)商的收入。為了使系統(tǒng)的宕機(jī)時(shí)間為零，可以將系統(tǒng)設(shè)計(jì)成可熱插拔的形式。熱插拔是指系統(tǒng)在正常運(yùn)行時(shí)可以從背板上插入或取出電路板，而不會(huì)對(duì)主系統(tǒng)的正常工作產(chǎn)生影響。熱插拔也稱為熱切換(hot swap)或熱插入。

　　快速發(fā)展的半導(dǎo)體工藝技術(shù)使支持熱插拔的設(shè)計(jì)更趨復(fù)雜，因?yàn)楣に嚦叽缭絹?lái)越小，IC的工作電壓也越來(lái)越低，而且不同的I/O標(biāo)準(zhǔn)需要不同的電平。當(dāng)前的PCB板上大多都有工作電壓分別為5.0V、3.3V、2.5V、1.8V、1.5V和1.2V的器件，要使系統(tǒng)能正常工作必須保證每個(gè)器件正確的加電順序，然而這通常具有一定難度。

　　由于FPGA能提供更多邏輯、更高復(fù)雜程度以及成本降低，在系統(tǒng)級(jí)可編程芯片(SoPC)應(yīng)用中，可編程邏輯器件(PLD)在市場(chǎng)上得到了廣泛的認(rèn)同。FPGA已經(jīng)融入到通訊、網(wǎng)絡(luò)和存儲(chǔ)應(yīng)用的數(shù)據(jù)通道中。由于熱插拔對(duì)保證系統(tǒng)的不間斷工作很重要，因此這些系統(tǒng)在使用PLD時(shí)，也要求可以進(jìn)行熱插拔。

　　要支持熱插拔，PLD器件的設(shè)計(jì)必須滿足以下要求：

　　1. 器件在加電以前可以被驅(qū)動(dòng)，并且不能對(duì)器件本身造成損害。

　　2. 在加電以前及加電的過(guò)程中不能排斥器件。

　　3. 外部輸入到器件I/O管腳的信號(hào)不能通過(guò)器件的內(nèi)部通道對(duì)器件的VCCIO和VCCINT電源產(chǎn)生激勵(lì)。

　　PLD熱插拔的基本原理是在加電(VCCINT或任何VCCIO電源)或關(guān)電過(guò)程中關(guān)斷輸出緩沖。當(dāng)VCCINT或VCCIO低于閾值電壓時(shí)，熱插拔電路都會(huì)產(chǎn)生一個(gè)內(nèi)部的HOTSCKT信號(hào)，HOTSCKT信號(hào)將關(guān)斷輸出緩沖，以便確保沒(méi)有直流電流通過(guò)管腳(不包括通過(guò)弱上拉電阻的漏電流)(見(jiàn)圖1)。

　　當(dāng)VCC非常緩慢地升高時(shí)，在發(fā)出加電復(fù)位(POR)信號(hào)和FPGA器件配置完成后，VCC電壓甚至還相對(duì)較低。如果熱插拔電路在管腳CONF_DONE、nSTATUS和nCEO上實(shí)現(xiàn)時(shí)，它也不會(huì)有響應(yīng)，因?yàn)樵谶@樣低的VCC電壓下，輸出緩沖不會(huì)從熱插拔電路設(shè)定的狀態(tài)翻轉(zhuǎn)。要解決這個(gè)問(wèn)題，需要去除這些管腳的熱插拔特性，確保管腳CONF_DONE、nSTATUS及nCEO在配置的過(guò)程中可以工作。

　　圖1所示是Altera PLD熱插拔的實(shí)現(xiàn)原理框圖：POR電路監(jiān)測(cè)VCCINT的電壓，并保持I/O管腳的三態(tài)，直至器件進(jìn)入用戶模式；I/O管腳到VCCIO的弱上拉電阻防止I/O管腳的電壓漂移；電壓誤差控制電路允許I/O腳在VCCIO和/或VCCINT加電前被驅(qū)動(dòng)，同時(shí)還防止器件不在用戶模式時(shí)I/O腳被排斥。熱插拔電路還可以在器件加電以前阻止I/O腳外部信號(hào)加到內(nèi)部VCCIO和VCCINT上來(lái)。

　　圖2是FPGA器件I/O緩沖器晶體管級(jí)圖示。Stratix、Stratix GX及Cyclone FPGA系列I/O腳的CMOS輸出驅(qū)動(dòng)器提供內(nèi)在的靜電釋放(ESD)保護(hù)。對(duì)于ESD電壓的沖擊需要考慮兩種情形：正電壓沖擊和負(fù)電壓沖擊。當(dāng)I/O管腳上具有一個(gè)正電壓時(shí)，由于ESD充電事件而發(fā)生ESD沖擊。這將造成N溝道漏極的N+(漏極)/P襯底之間的結(jié)擊穿，然后N+(漏極)/P-襯底/N+ (源極)內(nèi)在雙極晶體管導(dǎo)通，這樣將ESD電流從I/O腳到GND釋放。當(dāng)I/O腳的電壓小于-0.7V(0.7V為二極管的壓降)受到負(fù)的ESD沖擊時(shí)，內(nèi)部的P-襯底/N+漏極二極管為正偏壓。因此建立了從GND到I/O管腳釋放ESD電流的通道。

　　最新的FPGA器件嵌入了高速串行收發(fā)器以滿足通訊、網(wǎng)絡(luò)和存儲(chǔ)設(shè)備的要求，這些設(shè)備在它們的背板結(jié)構(gòu)中采用了串行數(shù)據(jù)傳輸技術(shù)。嵌入收發(fā)器支持熱插拔的特點(diǎn)很關(guān)鍵，這樣在熱切換的過(guò)程中背板才不會(huì)對(duì)數(shù)據(jù)連接產(chǎn)生影響。Stratix GX系列FPGA上都具有高速片上串行接收器，它們?cè)O(shè)計(jì)成支持熱插拔的形式。

　　對(duì)于不需要熱插拔的多電壓系統(tǒng)，PLD的熱插拔和上電順序保護(hù)功能依然很重要。在這些系統(tǒng)中，由于采用穩(wěn)壓器來(lái)提供不同的電壓，因此難于預(yù)測(cè)加電順序，要求預(yù)定加電順序的器件將可能不能正常工作。

　　由于通常PLD的功能不會(huì)受系統(tǒng)加電順序的影響，因此PLD片上熱插拔特征可以用來(lái)緩解多電壓系統(tǒng)設(shè)計(jì)中加電的順序問(wèn)題。這對(duì)于那些復(fù)雜的多電壓系統(tǒng)很重要，在這些系統(tǒng)中可以采用例如MAX 3000A和MAX 7000AE這些CPLD器件來(lái)控制其它器件的加電順序。

　　通過(guò)采用嵌入式的專門電路，先進(jìn)的PLD能夠?yàn)槟切┬枰嘀仉妷汉蜔崆袚Q功能的應(yīng)用提供簡(jiǎn)單的支持和加電順序保護(hù)。對(duì)于需要熱插拔的系統(tǒng)，熱插拔PLD的可編程I/O管腳不會(huì)影響與PLD連接的系統(tǒng)總線。此外，設(shè)計(jì)工程師在利用熱插拔PLD時(shí)，不必考慮不同的加電順序是否會(huì)影響PLD的正常功能。