基于FPGA和ADSP的數(shù)字波束形成技術(shù)的工程實(shí)現(xiàn)

　　數(shù)字波束形成技術(shù)充分利用陣列天線所獲取的空間信息，通過信號處理技術(shù)使波束獲得超分辨率和低副瓣的性能，實(shí)現(xiàn)了波束的掃描、目標(biāo)的跟蹤以及空間干擾信號的零陷，因而數(shù)字波束形成技術(shù)在雷達(dá)信號處理、通信信號處理以及電子對抗系統(tǒng)中得到了廣泛的應(yīng)用。數(shù)字波束形成是把陣列天線輸出的信號進(jìn)行AD采樣數(shù)字化后送到數(shù)字波束形成器的處理單元，完成對各路信號的復(fù)加權(quán)處理，形成所需的波束信號。只要信號處理的速度足夠快，就可以產(chǎn)生不同指向的波束。由于數(shù)字波束形成一般是通過DSP或FPGA用軟件實(shí)現(xiàn)的，所以具有很高的靈活性和可擴(kuò)展性。本文主要介紹了一個(gè)自適應(yīng)波束形成器的原理及其實(shí)現(xiàn)方法，結(jié)合當(dāng)今最先進(jìn)的可編程芯片，包括數(shù)字信號處理器(DSP)，現(xiàn)場可編程邏輯門陣列(FPGA)實(shí)現(xiàn)了數(shù)字波束形成，適用于如3坐標(biāo)雷達(dá)系統(tǒng)等復(fù)雜陣列信號處理系統(tǒng)。其研制成果已應(yīng)用在多部相控陣?yán)走_(dá)中，縮小了我國在這個(gè)領(lǐng)域與其他國家之間的差距，具有重要的經(jīng)濟(jì)意義和軍事意義。

　　1 數(shù)字波束形成系統(tǒng)的基本結(jié)構(gòu)

　　采用數(shù)字方法對陣元接收信號加權(quán)處理形成天線波束，陣列天線陣元的方向圖是全方向的，陣列的輸出經(jīng)過加權(quán)求和后，將陣列接收的方向增益聚集在一個(gè)方向上，相當(dāng)于形成了一個(gè)波束，這就是數(shù)字波束形成的物理意義。數(shù)字波束形成器一般由兩個(gè)主要部分組成，一部分是以數(shù)字信號處理器和自適應(yīng)算法為核心的最優(yōu)(次優(yōu))權(quán)值產(chǎn)生網(wǎng)絡(luò)，另一部分是以動態(tài)自適應(yīng)加權(quán)網(wǎng)絡(luò)構(gòu)成的自適應(yīng)波束形成網(wǎng)絡(luò)。波束形成算法是波束形成的核心和理論基礎(chǔ)，他通過接收的信號和一些先驗(yàn)知識計(jì)算出加權(quán)因子，然后再對輸入的信號在波束形成網(wǎng)絡(luò)中進(jìn)行加權(quán)處理完成波束形成。

　　當(dāng)進(jìn)行多波束形成時(shí)，系統(tǒng)基本構(gòu)成如圖1所示。陣列天線每個(gè)陣元收到的信號經(jīng)過混頻、中放和正交相位檢波，變?yōu)檎灰曨l信號I和Q分量，再分別經(jīng)由AD變換器轉(zhuǎn)變?yōu)閿?shù)字量I和Q，將數(shù)字信號送入波束形成運(yùn)算器，分別與N組權(quán)值進(jìn)行復(fù)數(shù)乘法運(yùn)算，即得到所需的N個(gè)波束通道的信號。數(shù)字波束形成運(yùn)算器由FPGA通過編程實(shí)現(xiàn)，主要進(jìn)行權(quán)值的存儲和把各路波束所需的權(quán)值信息存儲于FPGA內(nèi)部的存儲模塊中，通過進(jìn)行乘加運(yùn)算，來實(shí)現(xiàn)多波束的產(chǎn)生。

　　本文選用Altera公司的STRATIX器件，及其仿真軟件QuartusⅡ4.1，運(yùn)用VHDL語言與Altera的megafun-citions模塊化函數(shù)庫相結(jié)合編程設(shè)計(jì)來實(shí)現(xiàn)數(shù)字多波束形成器。文中舉例所用的天線陣為N陣元等距線陣，在數(shù)字波束形成部分要實(shí)現(xiàn)十路數(shù)字波束形成。

　　2基于FPGA和ADSP器件的數(shù)字波束形成器的實(shí)現(xiàn)

　　2.1硬件組成

　　數(shù)字波束形成器由3片F(xiàn)PGA和1片ADSP-21060器件來實(shí)現(xiàn)，其中第一片和第二片F(xiàn)PGA完成輸入接收通道的校正以及復(fù)數(shù)乘法累加運(yùn)算并最終形成十個(gè)波束；第三片F(xiàn)PGA完成整個(gè)系統(tǒng)的的時(shí)序和模式控制并將前兩片F(xiàn)PGA運(yùn)算的結(jié)果合成后輸出，需要時(shí)副瓣對消的運(yùn)算也在這一片完成。ADSP-21060器件主要完成接收通道校正系數(shù)和波束形成系數(shù)的實(shí)時(shí)計(jì)算，需要時(shí)進(jìn)行副瓣對消系數(shù)的計(jì)算和發(fā)射通道校正運(yùn)算。系統(tǒng)組成框圖如圖2所示。

　　其中總線上的標(biāo)號解釋如下：

　　1：輸入的多通道A／D中頻采樣后的數(shù)字信號；
　　2：第三片F(xiàn)PGA傳輸控制信號給前兩片F(xiàn)PGA；
　　3：前兩片F(xiàn)PGA乘法累加運(yùn)算結(jié)果輸出到第三片F(xiàn)PGA；
　　4，5，6：ADSP-21060與FPGA的數(shù)據(jù)總線；
　　7：數(shù)字波束形成器的最終輸出數(shù)據(jù)；
　　8：外部輸入的模式控制信號。

　　為了讓硬件平臺具有很強(qiáng)的通用性，對于FPGA器件，選用了Altera公司含有大容量片內(nèi)RAM和硬件乘法器的Stratix系列的EPlS60芯片，該芯片有18個(gè)硬件乘法器模塊，內(nèi)部存儲空間達(dá)到5 215 kb，邏輯單元數(shù)達(dá)到了57 120 les，完全能滿足此波束形成器的實(shí)現(xiàn)，并能利用冗余空間放置其他運(yùn)算單元和控制模塊，基本實(shí)現(xiàn)了系統(tǒng)的集成化模塊化設(shè)計(jì)。且此器件的運(yùn)算頻率完全滿足需要，片內(nèi)大量的剩余資源空間可以提供給后續(xù)部分的使用。

　　最終3片F(xiàn)PGA芯片的資源占用情況分別為：對于FPGAl芯片，編譯后的資源為占用18個(gè)硬件乘法單元，占用1 680 kb／s片內(nèi)存儲空間，占用邏輯資源16 791 les；對于FPGA2芯片，編譯后的資源為占用18個(gè)硬件乘法單元，占用1 680 kb片內(nèi)存儲空間，占用邏輯資源15 608 les；對于FPGA3芯片，編譯后的資源占用為占用0個(gè)硬件乘法單元，占用103 kb片內(nèi)存儲空間，占用邏輯資源7 599 les。由以上具體數(shù)據(jù)可見，對于FPGA1和FPGA2芯片，因?yàn)樾枰龃罅康某朔ɡ奂舆\(yùn)算，芯片的硬件乘法單元已全部占用，但片內(nèi)存儲空間只占用了32％，邏輯單元最多也只占用了不到30％。

　　2.2 工作過程

                              

　　數(shù)字波束形成器由3片F(xiàn)PGA和1片ADSP-21060器件來實(shí)現(xiàn)功能，其中FPGA器件主要完成輸入輸出數(shù)據(jù)的緩存以及大量的乘法累加運(yùn)算并產(chǎn)生或傳輸所需的各種時(shí)序和控制信號，ADSP-21060器件主要完成所需各種系數(shù)的實(shí)時(shí)計(jì)算。下面分別加以具體說明。

　　2.2.1 FPGA的工作過程
 
　　這樣可以利用波束形成系數(shù)的共扼關(guān)系，將原本占一半數(shù)據(jù)量的復(fù)數(shù)乘法運(yùn)算變?yōu)榧訙p運(yùn)算，大大降低了乘法器的使用量。

　　FPGA1和FPGA2器件基本功能相同，他由存儲器模塊、接收校正網(wǎng)絡(luò)、復(fù)數(shù)乘法累加器、地址和控制信號產(chǎn)生模塊以及輸出FIFO等幾個(gè)模塊實(shí)現(xiàn)。多路中頻回波I，Q信號進(jìn)入FPGA器件后首先進(jìn)入雙口RAM暫存，若當(dāng)前工作在接收校正模式，則ADSP-21060器件會從此雙口RAM中讀取數(shù)據(jù)以計(jì)算接收校正系數(shù)，若工作在正常模式，則FPGA會自己產(chǎn)生地址和控制信號，將此雙口RAM中的數(shù)據(jù)讀出進(jìn)入接收校正網(wǎng)絡(luò)，同時(shí)進(jìn)入此網(wǎng)絡(luò)的還有ADSP-21060器件計(jì)算出的接收校正系數(shù)，在這個(gè)網(wǎng)絡(luò)中完成接收通道的校正后數(shù)據(jù)進(jìn)入主乘法器，即復(fù)數(shù)乘法累加器，這一步運(yùn)算需要用到波束形成系數(shù)，這個(gè)系數(shù)仍然是由ADSP-21060器件實(shí)時(shí)計(jì)算出并放在FPGA中相應(yīng)的雙口RAM里，通過地址和控制信號產(chǎn)生模塊可以將從雙口RAM中讀出的數(shù)據(jù)和接收校正網(wǎng)絡(luò)輸出的數(shù)據(jù)在乘法累加器前級進(jìn)行路數(shù)和距離單元的對齊。復(fù)數(shù)乘法累加器的輸出最后進(jìn)入FIFO在時(shí)間和距離上進(jìn)行重排，最終輸出到FPGA3。FPGA1／FPGA2器件的功能框圖如圖3所示。

　　對于FPGA3器件，主要完成控制、時(shí)序和數(shù)據(jù)信號的傳輸、波束乘累結(jié)果數(shù)據(jù)的合成、副瓣對消的運(yùn)算以及發(fā)射通道校正的進(jìn)數(shù)和送數(shù)等功能。前兩片F(xiàn)PGA乘累結(jié)果進(jìn)入FPGA給3后按照距離單元進(jìn)行合成，然后進(jìn)入副瓣對消模塊。副瓣對消時(shí)由21060實(shí)時(shí)計(jì)算出對消系數(shù)送進(jìn)FPGA3的副瓣對消模塊，同時(shí)對消通道的數(shù)據(jù)也進(jìn)入此模塊與系數(shù)進(jìn)行乘累操作，乘累結(jié)果再與合成后的波束形成結(jié)果進(jìn)行副瓣對消運(yùn)算，結(jié)果直接輸出下一級信號處理單元。發(fā)射通道校正時(shí)，發(fā)射通道的數(shù)據(jù)先進(jìn)入FPGA3的RAM中暫存，由ADSP-21060器件取出進(jìn)行相應(yīng)處理，并將解算出的發(fā)射通道幅度和相位信息送回FPGA3對應(yīng)的RAM中，再由FPGA3輸出到相應(yīng)系統(tǒng)進(jìn)行后續(xù)操作。同時(shí)FPGA3還接收輸入的控制命令，并將所有控制命令分解后按不同需求分別送給FPGA1，F(xiàn)PGA2和ADSP-21060器件以控制所有器件的正常工作。

　　2.2.2 ADSP的工作過程

　　在這個(gè)數(shù)字波束形成器中，ADSP-21060器件主要完成以下功能：接收通道校正時(shí)40路校正數(shù)據(jù)的進(jìn)數(shù)以及對進(jìn)數(shù)進(jìn)行運(yùn)算處理以得到接收通道校正的系數(shù)并將此系數(shù)輸出到FPGA1和FPGA2中；發(fā)射通道校正時(shí)1路校正數(shù)據(jù)的進(jìn)數(shù)以及對進(jìn)數(shù)進(jìn)行運(yùn)算處理以解算出每行發(fā)射機(jī)對應(yīng)的幅度和相位數(shù)據(jù)并將此數(shù)據(jù)輸出到FPGA3中；根據(jù)當(dāng)前工作模式和工作頻率實(shí)時(shí)計(jì)算出波束形成系數(shù)并輸出到FPGA1和FPGA2以參與運(yùn)算；副瓣對消時(shí)完成對消通道的進(jìn)數(shù)并利用此數(shù)據(jù)和主通道數(shù)據(jù)實(shí)時(shí)計(jì)算出副瓣對消系數(shù)，將此系數(shù)輸出到FPGA3以進(jìn)行副瓣對消的運(yùn)算。

　　DSP程序上電初始化以后就等待同步中斷，進(jìn)入同步中斷服務(wù)子程序里取工作模式控制字并對各種寄存器和標(biāo)志位進(jìn)行相應(yīng)賦值。在Tr中斷到來后判斷當(dāng)前的工作模式，如果當(dāng)前工作在接收校正模式則開始從FPGA中的RAM取數(shù)，取數(shù)完成后進(jìn)行接收校正的相應(yīng)運(yùn)算，在運(yùn)算完成后將接收校正系數(shù)以DMA方式輸出給FPGA；如果當(dāng)前不是校正模式，則根據(jù)頻率點(diǎn)和工作模式代碼開始實(shí)時(shí)計(jì)算波束形成系數(shù)并將此系數(shù)通過DMA傳輸方式輸出給FPGA參與乘法累加的運(yùn)算。這些都完成后再判斷當(dāng)前是否需要做副瓣對消，如果需要的話，再從第三片F(xiàn)PGA中取出對消通道以及主通道的數(shù)據(jù)，利用這些數(shù)據(jù)實(shí)時(shí)計(jì)算副瓣對消系數(shù)，并將此系數(shù)輸出給FPGA3以進(jìn)行副瓣對消的運(yùn)算。至此ADSP-21060器件的主要功能已經(jīng)完成，程序重又回到等待同步中斷狀態(tài)。

　　2.3 測試結(jié)果

　　本文介紹的數(shù)字波束形成器已成功應(yīng)用于多部雷達(dá)并取得很好的效果。下面給出幾個(gè)前期測試的數(shù)據(jù)圖表。圖4，圖5為在兩個(gè)不同工作頻率下，接收通道校正后由天線接收的掃角信號通過波束形成后按-39 dB加權(quán)在某一個(gè)波束輸出的結(jié)果。圖中橫坐標(biāo)為掃角信號角度間隔，滿刻度為0°～60°；縱坐標(biāo)為分貝數(shù)。由圖可見，最大副瓣低于-37.5 dB。

　　3 結(jié) 語

　　波束形成器是雙(多)基地雷達(dá)、高頻超視距雷達(dá)、三坐標(biāo)雷達(dá)、相控陣?yán)走_(dá)以及智能天線的核心部件之一，在保證運(yùn)算速度和計(jì)算精度的前提下，本文提出的利用FPGA和ADSP器件實(shí)現(xiàn)的數(shù)字波束形成器較好地完成了預(yù)定的技術(shù)指標(biāo)，邏輯設(shè)計(jì)采用VHDL語言結(jié)合原理圖方式進(jìn)行，有利于ASIC設(shè)計(jì)；通用DSP器件21060的使用則可以滿足實(shí)時(shí)計(jì)算波束形成系數(shù)和副瓣對消系數(shù)的要求。本波束形成模塊經(jīng)實(shí)際電路測試表明完全滿足系統(tǒng)要求的20 M的波束形成速度要求，已經(jīng)成功應(yīng)用于多部現(xiàn)役雷達(dá)中，效果較好性能穩(wěn)定，具有很高的實(shí)用價(jià)值。