基于FPGA和ADSP的數(shù)字波束形成技術的工程實現(xiàn)

　　數(shù)字波束形成技術充分利用陣列天線所獲取的空間信息，通過信號處理技術使波束獲得超分辨率和低副瓣的性能，實現(xiàn)了波束的掃描、目標的跟蹤以及空間干擾信號的零陷，因而數(shù)字波束形成技術在雷達信號處理、通信信號處理以及電子對抗系統(tǒng)中得到了廣泛的應用。數(shù)字波束形成是把陣列天線輸出的信號進行AD采樣數(shù)字化后送到數(shù)字波束形成器的處理單元，完成對各路信號的復加權處理，形成所需的波束信號。只要信號處理的速度足夠快，就可以產生不同指向的波束。由于數(shù)字波束形成一般是通過DSP或FPGA用軟件實現(xiàn)的，所以具有很高的靈活性和可擴展性。本文主要介紹了一個自適應波束形成器的原理及其實現(xiàn)方法，結合當今最先進的可編程芯片，包括數(shù)字信號處理器(DSP)，現(xiàn)場可編程邏輯門陣列(FPGA)實現(xiàn)了數(shù)字波束形成，適用于如3坐標雷達系統(tǒng)等復雜陣列信號處理系統(tǒng)。其研制成果已應用在多部相控陣雷達中，縮小了我國在這個領域與其他國家之間的差距，具有重要的經濟意義和軍事意義。

　　1 數(shù)字波束形成系統(tǒng)的基本結構

　　采用數(shù)字方法對陣元接收信號加權處理形成天線波束，陣列天線陣元的方向圖是全方向的，陣列的輸出經過加權求和后，將陣列接收的方向增益聚集在一個方向上，相當于形成了一個波束，這就是數(shù)字波束形成的物理意義。數(shù)字波束形成器一般由兩個主要部分組成，一部分是以數(shù)字信號處理器和自適應算法為核心的最優(yōu)(次優(yōu))權值產生網絡，另一部分是以動態(tài)自適應加權網絡構成的自適應波束形成網絡。波束形成算法是波束形成的核心和理論基礎，他通過接收的信號和一些先驗知識計算出加權因子，然后再對輸入的信號在波束形成網絡中進行加權處理完成波束形成。

　　當進行多波束形成時，系統(tǒng)基本構成如圖1所示。陣列天線每個陣元收到的信號經過混頻、中放和正交相位檢波，變?yōu)檎灰曨l信號I和Q分量，再分別經由AD變換器轉變?yōu)閿?shù)字量I和Q，將數(shù)字信號送入波束形成運算器，分別與N組權值進行復數(shù)乘法運算，即得到所需的N個波束通道的信號。數(shù)字波束形成運算器由FPGA通過編程實現(xiàn)，主要進行權值的存儲和把各路波束所需的權值信息存儲于FPGA內部的存儲模塊中，通過進行乘加運算，來實現(xiàn)多波束的產生。

　　本文選用Altera公司的STRATIX器件，及其仿真軟件QuartusⅡ4.1，運用VHDL語言與Altera的megafun-citions模塊化函數(shù)庫相結合編程設計來實現(xiàn)數(shù)字多波束形成器。文中舉例所用的天線陣為N陣元等距線陣，在數(shù)字波束形成部分要實現(xiàn)十路數(shù)字波束形成。

　　2基于FPGA和ADSP器件的數(shù)字波束形成器的實現(xiàn)

　　2.1硬件組成

　　數(shù)字波束形成器由3片F(xiàn)PGA和1片ADSP-21060器件來實現(xiàn)，其中第一片和第二片F(xiàn)PGA完成輸入接收通道的校正以及復數(shù)乘法累加運算并最終形成十個波束；第三片F(xiàn)PGA完成整個系統(tǒng)的的時序和模式控制并將前兩片F(xiàn)PGA運算的結果合成后輸出，需要時副瓣對消的運算也在這一片完成。ADSP-21060器件主要完成接收通道校正系數(shù)和波束形成系數(shù)的實時計算，需要時進行副瓣對消系數(shù)的計算和發(fā)射通道校正運算。系統(tǒng)組成框圖如圖2所示。

　　其中總線上的標號解釋如下：

　　1：輸入的多通道A／D中頻采樣后的數(shù)字信號；
　　2：第三片F(xiàn)PGA傳輸控制信號給前兩片F(xiàn)PGA；
　　3：前兩片F(xiàn)PGA乘法累加運算結果輸出到第三片F(xiàn)PGA；
　　4，5，6：ADSP-21060與FPGA的數(shù)據總線；
　　7：數(shù)字波束形成器的最終輸出數(shù)據；
　　8：外部輸入的模式控制信號。

　　為了讓硬件平臺具有很強的通用性，對于FPGA器件，選用了Altera公司含有大容量片內RAM和硬件乘法器的Stratix系列的EPlS60芯片，該芯片有18個硬件乘法器模塊，內部存儲空間達到5 215 kb，邏輯單元數(shù)達到了57 120 les，完全能滿足此波束形成器的實現(xiàn)，并能利用冗余空間放置其他運算單元和控制模塊，基本實現(xiàn)了系統(tǒng)的集成化模塊化設計。且此器件的運算頻率完全滿足需要，片內大量的剩余資源空間可以提供給后續(xù)部分的使用。

　　最終3片F(xiàn)PGA芯片的資源占用情況分別為：對于FPGAl芯片，編譯后的資源為占用18個硬件乘法單元，占用1 680 kb／s片內存儲空間，占用邏輯資源16 791 les；對于FPGA2芯片，編譯后的資源為占用18個硬件乘法單元，占用1 680 kb片內存儲空間，占用邏輯資源15 608 les；對于FPGA3芯片，編譯后的資源占用為占用0個硬件乘法單元，占用103 kb片內存儲空間，占用邏輯資源7 599 les。由以上具體數(shù)據可見，對于FPGA1和FPGA2芯片，因為需要做大量的乘法累加運算，芯片的硬件乘法單元已全部占用，但片內存儲空間只占用了32％，邏輯單元最多也只占用了不到30％。

　　2.2 工作過程

                              

　　數(shù)字波束形成器由3片F(xiàn)PGA和1片ADSP-21060器件來實現(xiàn)功能，其中FPGA器件主要完成輸入輸出數(shù)據的緩存以及大量的乘法累加運算并產生或傳輸所需的各種時序和控制信號，ADSP-21060器件主要完成所需各種系數(shù)的實時計算。下面分別加以具體說明。

　　2.2.1 FPGA的工作過程
 
　　這樣可以利用波束形成系數(shù)的共扼關系，將原本占一半數(shù)據量的復數(shù)乘法運算變?yōu)榧訙p運算，大大降低了乘法器的使用量。

　　FPGA1和FPGA2器件基本功能相同，他由存儲器模塊、接收校正網絡、復數(shù)乘法累加器、地址和控制信號產生模塊以及輸出FIFO等幾個模塊實現(xiàn)。多路中頻回波I，Q信號進入FPGA器件后首先進入雙口RAM暫存，若當前工作在接收校正模式，則ADSP-21060器件會從此雙口RAM中讀取數(shù)據以計算接收校正系數(shù)，若工作在正常模式，則FPGA會自己產生地址和控制信號，將此雙口RAM中的數(shù)據讀出進入接收校正網絡，同時進入此網絡的還有ADSP-21060器件計算出的接收校正系數(shù)，在這個網絡中完成接收通道的校正后數(shù)據進入主乘法器，即復數(shù)乘法累加器，這一步運算需要用到波束形成系數(shù)，這個系數(shù)仍然是由ADSP-21060器件實時計算出并放在FPGA中相應的雙口RAM里，通過地址和控制信號產生模塊可以將從雙口RAM中讀出的數(shù)據和接收校正網絡輸出的數(shù)據在乘法累加器前級進行路數(shù)和距離單元的對齊。復數(shù)乘法累加器的輸出最后進入FIFO在時間和距離上進行重排，最終輸出到FPGA3。FPGA1／FPGA2器件的功能框圖如圖3所示。

　　對于FPGA3器件，主要完成控制、時序和數(shù)據信號的傳輸、波束乘累結果數(shù)據的合成、副瓣對消的運算以及發(fā)射通道校正的進數(shù)和送數(shù)等功能。前兩片F(xiàn)PGA乘累結果進入FPGA給3后按照距離單元進行合成，然后進入副瓣對消模塊。副瓣對消時由21060實時計算出對消系數(shù)送進FPGA3的副瓣對消模塊，同時對消通道的數(shù)據也進入此模塊與系數(shù)進行乘累操作，乘累結果再與合成后的波束形成結果進行副瓣對消運算，結果直接輸出下一級信號處理單元。發(fā)射通道校正時，發(fā)射通道的數(shù)據先進入FPGA3的RAM中暫存，由ADSP-21060器件取出進行相應處理，并將解算出的發(fā)射通道幅度和相位信息送回FPGA3對應的RAM中，再由FPGA3輸出到相應系統(tǒng)進行后續(xù)操作。同時FPGA3還接收輸入的控制命令，并將所有控制命令分解后按不同需求分別送給FPGA1，F(xiàn)PGA2和ADSP-21060器件以控制所有器件的正常工作。

　　2.2.2 ADSP的工作過程

　　在這個數(shù)字波束形成器中，ADSP-21060器件主要完成以下功能：接收通道校正時40路校正數(shù)據的進數(shù)以及對進數(shù)進行運算處理以得到接收通道校正的系數(shù)并將此系數(shù)輸出到FPGA1和FPGA2中；發(fā)射通道校正時1路校正數(shù)據的進數(shù)以及對進數(shù)進行運算處理以解算出每行發(fā)射機對應的幅度和相位數(shù)據并將此數(shù)據輸出到FPGA3中；根據當前工作模式和工作頻率實時計算出波束形成系數(shù)并輸出到FPGA1和FPGA2以參與運算；副瓣對消時完成對消通道的進數(shù)并利用此數(shù)據和主通道數(shù)據實時計算出副瓣對消系數(shù)，將此系數(shù)輸出到FPGA3以進行副瓣對消的運算。

　　DSP程序上電初始化以后就等待同步中斷，進入同步中斷服務子程序里取工作模式控制字并對各種寄存器和標志位進行相應賦值。在Tr中斷到來后判斷當前的工作模式，如果當前工作在接收校正模式則開始從FPGA中的RAM取數(shù)，取數(shù)完成后進行接收校正的相應運算，在運算完成后將接收校正系數(shù)以DMA方式輸出給FPGA；如果當前不是校正模式，則根據頻率點和工作模式代碼開始實時計算波束形成系數(shù)并將此系數(shù)通過DMA傳輸方式輸出給FPGA參與乘法累加的運算。這些都完成后再判斷當前是否需要做副瓣對消，如果需要的話，再從第三片F(xiàn)PGA中取出對消通道以及主通道的數(shù)據，利用這些數(shù)據實時計算副瓣對消系數(shù)，并將此系數(shù)輸出給FPGA3以進行副瓣對消的運算。至此ADSP-21060器件的主要功能已經完成，程序重又回到等待同步中斷狀態(tài)。

　　2.3 測試結果

　　本文介紹的數(shù)字波束形成器已成功應用于多部雷達并取得很好的效果。下面給出幾個前期測試的數(shù)據圖表。圖4，圖5為在兩個不同工作頻率下，接收通道校正后由天線接收的掃角信號通過波束形成后按-39 dB加權在某一個波束輸出的結果。圖中橫坐標為掃角信號角度間隔，滿刻度為0°～60°；縱坐標為分貝數(shù)。由圖可見，最大副瓣低于-37.5 dB。

　　3 結 語

　　波束形成器是雙(多)基地雷達、高頻超視距雷達、三坐標雷達、相控陣雷達以及智能天線的核心部件之一，在保證運算速度和計算精度的前提下，本文提出的利用FPGA和ADSP器件實現(xiàn)的數(shù)字波束形成器較好地完成了預定的技術指標，邏輯設計采用VHDL語言結合原理圖方式進行，有利于ASIC設計；通用DSP器件21060的使用則可以滿足實時計算波束形成系數(shù)和副瓣對消系數(shù)的要求。本波束形成模塊經實際電路測試表明完全滿足系統(tǒng)要求的20 M的波束形成速度要求，已經成功應用于多部現(xiàn)役雷達中，效果較好性能穩(wěn)定，具有很高的實用價值。