SOC芯片設(shè)計與測試

　　摘要：SOC已經(jīng)成為集成電路設(shè)計的主流。SOC測試變得越來越復(fù)雜，在設(shè)計時必須考慮DFT和DFM。本文以一SOC單芯片系統(tǒng)為例，在其設(shè)計、測試和可制造性等方面進行研究，并詳細介紹了SOC測試解決方案及設(shè)計考慮。
關(guān)鍵詞：單芯片系統(tǒng)；面向測試設(shè)計；面向制造設(shè)計；位失效圖；自動測試設(shè)備

    引言

    以往的系統(tǒng)設(shè)計是將CPU，DSP，PLL，ADC，DAC或Memory等電路設(shè)計成IC后，再加以組合變成完整的系統(tǒng)，但現(xiàn)今的設(shè)計方式是將上述的電路直接設(shè)計在同一個IC上，或購買不同廠商的IP（intellectual property），直接加以整合，此方式稱為單晶片片上系統(tǒng)（SOC）設(shè)計方法。SOC方式大大降低了昂貴的設(shè)計和制造成本，但對于測試來說卻變得更為復(fù)雜，測試成本也越來越高，測試問題已不容忽視。面向測試設(shè)計（DFT）及面向生產(chǎn)設(shè)計（DFM）已越來越得到高度重視。因此，在SOC設(shè)計時，必須考慮產(chǎn)品測試。

復(fù)雜SOC器件是對測試經(jīng)濟學(xué)的挑戰(zhàn)。隨著工藝進步，器件越來越小；而隨著功能增加，測試復(fù)雜度卻不斷上升。SOC產(chǎn)品在生產(chǎn)測試時對測試儀的要求也越來越高，昂貴的測試成本已在制造過程中占很大的比例?？紤]成本要求，一般只允許在幾秒或更少的時間內(nèi)完成測試。由于典型的DRAM都有比較長的測試時間，因此嵌入式的DRAM測試更具挑戰(zhàn)性。設(shè)計時除了考慮測試成本，還要求必須便于測試分析。

     DFT是基于IEEE1149.1的JTAG控制。除了專門的存儲器測試和ATPG掃描測試，JTAG控制器還針對產(chǎn)品中的不同單元模塊提供各種不同的試模式。這里介紹的DFT和DFM包括用于加速設(shè)計分析和合格率研究的面向測試設(shè)計及用于降低測試成本的并行測試設(shè)計。

    單芯片系統(tǒng)介紹

    微控制器CPU：是C163系列的16位控制器，此外還帶有累加器（MAC）、通用定時器（GPT）、同步與異步序列控制器（ASC，SSC）和脈沖寬度調(diào)制器（PWM）等。為便于從一種應(yīng)用轉(zhuǎn)為其他應(yīng)用，整個控制器由邏輯綜合完成。硬盤控制器HDC：HDC大約由250K的“與非門”組成。HDC的主要特點在于有強大的省電模式，即每一功能塊可被獨立地切換或?qū)r鐘降低8倍。根據(jù)ATA規(guī)范，HDC有不同的省電模式：運行、空閑模式1、空閑模式2、待機、休眠等。這使SOC的功耗從270mW下降到54mW。大容量SRAM：片內(nèi)集成了80K字節(jié)的程序SRAM、8K字節(jié)的數(shù)據(jù)SRAM和直接與微處理器相連的2K字節(jié)的雙端口SRAM。

    緩沖存儲器DRAM：整個芯片的中心部分是嵌入式DRAM，是一個8兆位的緩沖存儲器。片上DRAM不需要外部數(shù)據(jù)總線即能存取程序和數(shù)據(jù)，而功耗只是最大運行模式下的十分之一。

     PLL：片上所有的時鐘頻率是由400MHz的PLL產(chǎn)生的。PLL為全定制單元，測試模式由JTAG控制器控制。

     PVT單元：用于指示環(huán)境溫度，監(jiān)視動態(tài)環(huán)境（溫度和電壓）變化及HDC邏輯，并自動調(diào)整ATA的端口參數(shù)。PVT單元是全定制的，測試模式由JTAG控制。

    電源管理：SOC內(nèi)集成了電壓調(diào)整的控制電路。調(diào)節(jié)器可以提供從核心電路所需的1.8V到I/O口所需的3.3V電壓。一個外部晶體管用于處理所有核心邏輯所需的電流。片內(nèi)包含一個驅(qū)動外部晶體管的整流控制電路。整流器是全定制的，其測試模式由JTAG控制。

    測試設(shè)計分析

    由于存儲器占了45%的芯片面積、86%的晶體管數(shù)，同時由于DRAM的時序特性，既便單個存儲器單元比邏輯門小得多，測試一個DRAM單元也要比測試一個“與”門需要更多的時間。因此需要特別關(guān)注存儲器測試，這也是業(yè)界聚焦和努力的方向。根據(jù)SRAM在系統(tǒng)中的不同作用，可以利用微控制器測試或通過MBIST電路完成測試。SOC上的DRAM可通過一個BIST控制器測試，而DRAMBIST電路自身則通過“掃描”和ATPG進行測試。大部分的數(shù)字邏輯是綜合而成，因此均可通過ATPG掃描進行測試。為了有效降低測試時間，改善DRAM的DFT測試開發(fā)是最有益處的，設(shè)計時盡量考慮并行測試。同時，像振蕩器和PLL等模擬單元也應(yīng)在一個合理的時間內(nèi)完成測試。另外，當(dāng)進行ATPG或掃描測試時，測試還受到自動測試設(shè)備(ATE)內(nèi)部的測試向量存儲器容量的制約，設(shè)計時需事先考慮。

     DFT和DFM的測試實現(xiàn)

    由于器件比較復(fù)雜，對于不同的功能模塊采用了不同的測試結(jié)構(gòu)。

     ATPG掃描測試
    掃描結(jié)構(gòu)如圖2所示。為了可在ATE測試儀上進行多器件并行掃描測試，掃描鏈的輸入端被設(shè)計在芯片相對的兩邊。器件的特殊之處在于它包含了多路的級敏掃描（LSSD）電路。DRAM的BIST就是LSSD掃描，由工藝廠家提供，而其余的設(shè)計盡量使用標(biāo)準的多路掃描觸發(fā)器。在LSSD掃描電路和多路掃描邏輯中，沒有插入隔離邏輯。由于LSSD與多路掃描之間不同的時序，在設(shè)計時，LSSD與多路掃描的合成可能會遇到問題，即可能出現(xiàn)對某些觸發(fā)器采樣時，數(shù)據(jù)不確定性而導(dǎo)致失現(xiàn)以某一SOC產(chǎn)品為例進行介紹。器件由0.18?m的銅工藝制造，有很好的性能和極低的功耗。芯片系統(tǒng)主要部分組成見圖1。

    
    圖1  芯片版圖

    圖2  掃描模式結(jié)構(gòu)

    效覆蓋率的損失。因此在設(shè)計時應(yīng)特別關(guān)注兩者的匹配。

    考慮到在進行掃描測試時，某些不需要的模式可能會激活，而邏輯電路只占用整個芯片面積的很小部分，因此經(jīng)過折中后，考慮了增加電路部分的成本與測試覆蓋率之間的關(guān)系，有一小部分電路沒有被掃描。由于邏輯電路只占用整個芯片面積的很小部分，因此，對于整個器件來說，減小邏輯的失效覆蓋率是可以接受的。經(jīng)驗證，邏輯的單固定型故障覆蓋率在95%。

     SRAM測試
    片內(nèi)有兩種SRAM：一是與微處理器（數(shù)據(jù)，代碼存儲器）緊密聯(lián)系的CPUSRAM；另一種是硬盤控制使用的HDCSRAM，不能被微控制器直接讀取，為雙端口SRAM。兩者分別采用了不同的測試策略。

     CPUSRAM測試策略
    如密集SRAM一樣，SRAM宏單元的版圖也是用手工優(yōu)化完成，這樣可以不斷接近工藝極限，節(jié)省空間和能耗。為了獲得更高的產(chǎn)出率，密集的SRAM中加入了冗余單元。為了降低測試成本，盡量減少了插入電路。大部分的測試由片上DRAM存儲器激勵，可在存儲器測試儀上直接測試?？紤]到SRAM測試要在存儲器測試儀上運行，因此，在設(shè)計時把微控制器讀取存儲器模塊SRAM的測試算法存儲在一個叫MSIST(存儲器自檢軟件)的ROM里。這個程序不僅可以很容易被存儲器測試儀控制，而且很容易通過單層掩膜重設(shè)計完成更改變動。測試結(jié)構(gòu)見圖3。HDC中的小模塊無法被微處理器核測試，必須用圖4中的MBIST(存儲器內(nèi)建自測試)的結(jié)構(gòu)測試。通過這樣的DFT設(shè)計，就可以在一個專用存儲器測試儀上完成所有的存儲器測試，繼而進行冗余存儲器的熔斷。MSIST和MBIST可以執(zhí)行march-14，棋盤測試和反棋盤等測試。

    
    圖3   MSIST 結(jié)構(gòu)

    圖4   MBIST 結(jié)構(gòu)

    雙端口SRAM的BIST軟件測試：
    芯片內(nèi)不能被CPU直接讀取的HDC雙端口SRAM，則通過CPU運行BIST算法由下載軟件完
成測試。由于采用軟件測試方法，需要花精力準備軟件測試向量，在設(shè)計時，應(yīng)考慮SRAM的版圖及片上MBIST邏輯的建立。

    對大多數(shù)SRAM來說，MBIST運行速度與功能存儲采用同樣的方法和速度，而硬件MBIST常常在較低速度或修改訪問后綜合而成。因此用軟件方法不會出現(xiàn)在測試時RAM通過，而在實際應(yīng)用時失效等現(xiàn)象。

    DFM：
    測試時應(yīng)考慮為所有的SRAM創(chuàng)建一張位失效圖（BFM），可通過CPU的數(shù)據(jù)線輸出。這些位失效圖對生產(chǎn)制造很重要，在合格率研究和改善方面，可以給工藝工程師提供極其重要和必要的信息。

    DRAM測試
    在過去的幾年里，嵌入式DRAM的測試是關(guān)注的焦點。熔斷前測試是通過特殊的邏輯從引腳加入的。外部ATE存儲器提供所有的激勵和期望結(jié)果比較，并由ATE對失效單元建立BFM及計算最佳修復(fù)方案。DRAMBIST有能力自建冗余計算，也就是BISR（內(nèi)建自修復(fù)），但為了減少測試時間，本案不使用此功能。BIST邏輯自身用ATPG和LSSD掃描寄存器測試。

    高并行測試的DRAM結(jié)構(gòu)
    通常，DRAM占用的測試時間比邏輯測試長。因此為了降低單個器件的有效測試時間，設(shè)計時考慮了高并行測試。

    嵌入式DRAM的熔斷前測試是在一個專用存儲器測試儀上進行，使用BIST的直通模式（圖5）。這樣，通過降低冗余修復(fù)的計算時間及高并行測試減少了測試時間。一個專用存儲器測試儀的優(yōu)點是：硬件支持存儲器測試算法、能對一個完整的多兆位存儲器進行位失效信息的存儲和分析，以及并為高并行測試提供大量的供電電源。

    本器件選用存儲器ATE進行測試。因此，需要一個最小測試模式導(dǎo)入（準備序列）來構(gòu)造存儲器。一旦存儲器構(gòu)造好，還需提供一個典型的存儲器接口，包括冗余數(shù)據(jù)輸入和輸出的導(dǎo)入。通過限制地址和數(shù)據(jù)輸入的數(shù)量，并且將所需的引腳分列在芯片的兩相對邊沿，可以實現(xiàn)高并行測試。

    帶有BIST的DRAM測試
    有BIST控制器的DRAM模塊，能在IEEE1149.1指令合理配置后被激活（圖5）。一旦熔絲開始，DRAM測試就不需要專門考慮存儲器的修復(fù)，而可在標(biāo)準的邏輯ATE上進行。因為BIST由片上產(chǎn)生地址和控制信號，并只送出一個通過/失效結(jié)果。所以，用于連接的端口數(shù)將大大減少。

    DFM
    可制造性設(shè)計的原則引導(dǎo)著DRAM的分析設(shè)計開發(fā)。焦點不是在限制引腳的數(shù)量和位置，而在于盡量為嵌入式存儲器提供盡量多的可控制性和可觀察點。通過JTAG控制器，可以選擇一個最小測試模式導(dǎo)入序列，使用更多的控制線和數(shù)據(jù)線，包括芯片上所有邊緣的引腳。這種模式是用于失效分析而不用于生產(chǎn)測試。像SRAM一樣，DRAM測試也應(yīng)創(chuàng)建位失效圖，并傳送到ATE做近一步分析。

    獨特的DFM特點：環(huán)形振蕩器

    芯片內(nèi)設(shè)計了兩個在生產(chǎn)時用于加速測量的環(huán)形振蕩器。這些環(huán)形振蕩器有2ns的自然周期，每個與32分頻的邏輯相連。典型的對外周期是64ns，用標(biāo)準ATE就可以產(chǎn)生適于測量的頻率。為了比較連線和門延時的影響，用了兩種版圖布線方法。一個環(huán)形振蕩器用密集布線；另一個用人工布線。環(huán)形振蕩器的測量結(jié)果反映了硅片速度，可以用來跟蹤工藝變化，以消除器件太快或太慢。

    結(jié)論

    本芯片系統(tǒng)包含了嵌入式DRAM、大容量的SRAM、模擬模塊、專用數(shù)字邏輯，因此生產(chǎn)測試面臨著極大挑戰(zhàn)。在設(shè)計時根據(jù)具體情況，通過面向測試設(shè)計DFT和面向可生產(chǎn)性的設(shè)計DFM，針對各模塊得出一個多樣化的解決策略。最終，用標(biāo)準的IEEE1149.1接口構(gòu)造器件進入不同的測試模式

    圖5  DRAM測試結(jié)構(gòu)