可編程系統(tǒng)級芯片(SoPC)應(yīng)用設(shè)計的工具要求

　　門陣列、ASIC和PLD在競爭中促進了可編程邏輯器件的發(fā)展,SoPC的出現(xiàn)使可編程邏輯器件有機會通過軟核進入傳統(tǒng)的嵌入式處理器市場,本文介紹其應(yīng)用過程對設(shè)計工具的種種要求。

　　對可編程系統(tǒng)級芯片(SoPC)的開發(fā)而言,僅僅依靠可編程器件(PLD)在規(guī)模和速度方面的進步,依靠使用方便的嵌入式處理器內(nèi)核,以及依靠其他的IP內(nèi)核本身是不夠的。通過解決系統(tǒng)級的復(fù)雜問題,使PLD技術(shù)在產(chǎn)品面市時間方面帶來好處,需要一種清晰的系統(tǒng)層次的構(gòu)造方法。

　　過去, PLD的用戶喜愛MAX+PLUS II的集成化特點(一個完全集成的設(shè)計實體,包括設(shè)計輸入、綜合、仿真、布局布線和時序分析),今天,同樣還是那些用戶,卻要求最佳的綜合工具、最佳的仿真工具和最佳的時序分析工具。PLD布局布線工具必須以某種方式滿足這些不斷變化的要求,這種方式使得整個設(shè)計方法在方向上更加以專用集成電路(ASIC)為中心。如果這種新的PLD設(shè)計方法正確地構(gòu)造出來,它將比ASIC技術(shù)更快地促進IP內(nèi)核的應(yīng)用,并且,支持只有可編程技術(shù)才能提供的靈活性和定制能力。

　　現(xiàn)在,在高密度器件中使用IP內(nèi)核已經(jīng)是非常普遍的做法。盡管用戶使用總線接口功能(如 66 MHz的PCI總線)和DSP功能(如FIR濾波器)已經(jīng)有幾年的時間,IP內(nèi)核的應(yīng)用最近又出現(xiàn)了三個基本的變化。首先是現(xiàn)在的專用編程器具有強大的功能和靈活性。例如,新的FIR編譯器包含了一個支持4比特到32比特系數(shù)精度的內(nèi)置系數(shù)生成器,可以設(shè)計任何抽頭數(shù)目的濾波器。該編譯器還支持樣點的等間隔舍入、內(nèi)插以及串行和并行的算法結(jié)構(gòu)選項,從而使用戶可以按照自己的性能和布局面積要求優(yōu)化濾波器,并且,可以容易地修改和重新評價濾波器以滿足系統(tǒng)的要求。

　　與IP內(nèi)核的應(yīng)用有關(guān)的第三個重大變化是專門為PLD優(yōu)化的嵌入式處理器的出現(xiàn)。只有使用了高性能的處理器, SoPC設(shè)計能力的潛力才真正成為可能。在一個理想的開發(fā)環(huán)境中,設(shè)計者將只是簡單地編寫出體現(xiàn)系統(tǒng)規(guī)范的C代碼,然后,足夠智能化的開發(fā)工具將在嵌入式處理器中劃分某些算法,并將其余的算法綜合到可編程邏輯中去。然而,遺憾的是,現(xiàn)有的工具還沒有達到如此高級的水平,而在PLD中集成嵌入式處理器會將增加設(shè)計的復(fù)雜性。新的開發(fā)方法必須解決建模、處理器集成和PLD的設(shè)計輸入等問題,并且,能夠智能化地開發(fā)各種總線接口來優(yōu)化系統(tǒng)性能。

　　為了優(yōu)化系統(tǒng)級的解決方案,開發(fā)工具必須就處理器內(nèi)核如何與存儲器、外設(shè)I/O模塊相互作用提供精確和完整的模型。利用硬核處理器進行設(shè)計,通常需要一個描述特定的系統(tǒng)總線操作的處理器總線功能模塊,一定的時序關(guān)系,以及設(shè)計內(nèi)部處理器模塊與其他模塊的接口。使用軟核處理器,則需要正確的行為模型來證實PLD內(nèi)部的具體實現(xiàn)滿足處理器子系統(tǒng)的時序規(guī)范。整個SoPC的設(shè)計過程必須支持對VHDL或者Verilog仿真、行為仿真以及VHDL和Verilog 測試工具。

　　保證嵌入式處理器在PLD中成功應(yīng)用的關(guān)鍵是開發(fā)一種直觀的方法,用來選擇一個指定的處理器,選擇所有適用的外設(shè)功能和外部存儲器控制器,以及定義存儲器映象圖。開發(fā)工具SoPC Builder使用設(shè)計者熟悉的MegaWizard插件完成全部適用選項的選擇。

　　外設(shè)和存儲器映象選定后,處理器C代碼的生成、實時操作系統(tǒng)(RTOS)的選擇以及外設(shè)驅(qū)動程序的設(shè)計也非常關(guān)鍵。對PLD編程需要用一個集成了嵌入式處理器初始化代碼和傳統(tǒng)的PLD初始化文件的器件文件。將這些文件集成到一個連貫的過程中,才能實現(xiàn)成功的編程。

　　設(shè)計方法中采用的IP內(nèi)核會不斷變化,在很多其他的設(shè)計方式中,設(shè)計方法與現(xiàn)有的ASIC方法緊密結(jié)合,而用戶正在要求將從前只與ASIC設(shè)計有關(guān)的工具應(yīng)用到PLD設(shè)計中。去年,功能和時序仿真對大多數(shù)PLD用戶還是足夠的,但是現(xiàn)在用戶卻在期望使用行為仿真工具優(yōu)化設(shè)計過程。為了滿足這一需求,Altera在其所有開發(fā)工具的應(yīng)用中包含了利用建模技術(shù)實現(xiàn)的行為仿真功能。這些開發(fā)工具還提供了測試功能以加速仿真的過程。

　　現(xiàn)在,基于仿真向量文件的功率估計工具也已問世。這些工具使用仿真向量文件來代表實際的器件操作,以此來模擬可編程器件(PLD)的功耗,精度比按照設(shè)計規(guī)模、時鐘速率和節(jié)點切換速率來估計功耗的上一代設(shè)計工具高得多。用戶還期望用基于最小時序的時序仿真來補充基于典型延遲的時序仿真,從而證實其設(shè)計將在所有的操作條件下正常工作。

　　通常,設(shè)計方法發(fā)生變化或者是因為新的工具提高了系統(tǒng)性能,或者是因為它們帶來的生產(chǎn)效率的提高,縮短了設(shè)計周期。基于C代碼的設(shè)計和行為綜合工具能夠縮短設(shè)計周期。

　　今天,對這些提高生產(chǎn)效率的工具的挑戰(zhàn)在于：對于現(xiàn)有的HDL方法,從更高層次的抽象能否產(chǎn)生具有比較性的性能？在ASIC技術(shù)能夠獲得高得多性能的應(yīng)用場合,PLD的用戶通常想充分利用器件的性能。 只有當這些提高生產(chǎn)效率的工具以提供最優(yōu)性能的方式解決這種抽象的性能折中時,它們才會有實用價值。當且僅當它們真正可行的時候, PLD的形式驗證才是可行的。

　　目前,盡管PLD開發(fā)工具的性能已經(jīng)大為提高,人們?nèi)匀辉诔掷m(xù)努力。智能邏輯布局和時序驅(qū)動布線技術(shù)的新發(fā)展正在預(yù)示著新的性能超越。不久以前, f_MAX的性能指標就提高了40％到50% 。并且,新技術(shù)與傳統(tǒng)綜合工具的結(jié)合更緊密,如更精確的時序估計和閉環(huán)綜合將進一步提高性能。

　　使用PLD主要優(yōu)勢之一是PLD提供了一個硬件平臺,在這個平臺上可以進行軟件開發(fā)、建模、系統(tǒng)級仿真,并且,在設(shè)計過程早期就可以進行協(xié)同驗證。在這一過程中,盡早獲得在硅片中布局布線的結(jié)果是一個優(yōu)勢,只要它確實提高了系統(tǒng)級調(diào)試過程的效率。象SignalTap技術(shù)這樣的第一代調(diào)試工具使用了嵌入式邏輯分析器,當以系統(tǒng)最高速度運行器件時,它使得整個設(shè)計的全部內(nèi)部節(jié)點是可見的。人們期待著調(diào)試工具的進一步改進,以便將同樣的直觀性帶回到最初的HDL源代碼中去,并且通過快速的轉(zhuǎn)換來觀察新增的節(jié)點。

　　PLD開發(fā)工具必須進一步發(fā)展,從而與技術(shù)進步和EDA產(chǎn)業(yè)的發(fā)展相適應(yīng)。器件的復(fù)雜度在不斷地增加,設(shè)計方法也必須在不降低器件性能的情況下,通過縮短設(shè)計周期來提高生產(chǎn)效率。如果成功了,這種技術(shù)將使得基于PLD的產(chǎn)品進入傳統(tǒng)的嵌入式處理器市場。