AES算法的快速硬件設計與實現(xiàn)

　　3.2 流水線設計

　　AES算法結構簡單，只需要邏輯運算和查找表運算。筆者通過優(yōu)化設計輪函數(shù)，使得基本迭代方式下的時鐘頻率遠高于PCI接口的時鐘頻率33MHz。本文在滿足算法時鐘頻率的基礎上，通過降低算法分組數(shù)據(jù)的處理時間來提高吞吐量。具體做法是：采用兩級輪外流水線，將AES算法的10輪迭代過程分為前后兩個操作段，每個操作段可作為一級流水線，在操作段內(nèi)部，每輪之間以反饋(FB)方式完成5輪基本迭代，前一個操作段結束后，將結果直接送入第二個操作段，同時去處理下一個分組數(shù)據(jù)，兩個操作段互不影響，并行執(zhí)行?？紤]到實際應用中數(shù)據(jù)總線寬度(如PCI總線)通常為32位，這里將AES算法IP核的數(shù)據(jù)寬度設置為32位，4個時鐘輸入/輸出一個分組數(shù)據(jù)。為了與每一級流水線5輪迭代過程相匹配，在輸入/輸出分組數(shù)據(jù)的第5n個時鐘內(nèi)執(zhí)行一輪空操作，使得輸入明文數(shù)據(jù)、輸出密文結果、第一級流水線和第二級流水線四步操作同時執(zhí)行，從而實現(xiàn)圖3所示的流水線過程。在得到第一個分組結果后 ，每5個時鐘就會產(chǎn)生一個分組結果，從外部看起來，完成一個分組僅需要5個時鐘。

　　3.3 實驗結果與性能分析

　　將設計在QuartusⅡ4.2軟件中綜合，仿真最高頻率為78.38MHz，完全可以滿足較低全局時鐘頻率的要求。整個系統(tǒng)設計采用33MHz時鐘，實驗測試結果表明，吞吐量已達到810Mbps。如果提高全局時鐘頻率，則吞吐量會超過1Ｇbps。

　　根據(jù)AES算法的特點及硬件加密系統(tǒng)的特點，給出了AES算法IP核的快速硬件設計方案。采用流水線技術和優(yōu)化設計，在較低頻率下，可以獲得很高數(shù)據(jù)吞吐量，使加密算法的FPGA實現(xiàn)過程不再是傳輸速度的瓶頸。整個設計具有很強的實用性，運行穩(wěn)定，且效果良好。對于AES算法分組長度和密鑰長度為 192bit和256bit的情況，由于分組長度不同，執(zhí)行輪數(shù)有所增加。要實現(xiàn)流水線操作并在資源使用和吞吐量方面達到較好的效果，還需要進一步優(yōu)化設計，這也是今后研究的方向。

　　參考文獻

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