基于多路移相時鐘的瞬時測頻模塊設計
0 引 言
本文引用地址:http://butianyuan.cn/article/85982.htm 目前,脈沖雷達的脈內信號分析一直是研究的熱點和難點,如何能更快速,準確的對脈內載波頻率測量成為研究人員關注的目標,與此同時高精度頻率源在無線電領域應用越來越廣泛,對頻率測量設備有了更高的要求,因此研究新的測頻方法對開發(fā)低成本、小體積且使用和攜帶方便的頻率測量設備有著十分重要的意義。本文根據(jù)雷達發(fā)射機頻率快速變化的特點,采用目前新型的邏輯控制器件研究新型頻率測量模塊,結合等精度內插測頻原理,對整形放大后的脈沖直接計數(shù),實現(xiàn)對下變頻后單脈沖包絡的載波快速測頻。具有測量精度高,測量用時短的特點,能作為脈沖雷達單脈沖瞬時測頻模塊。
1 移相時鐘計數(shù)法測頻原理
移相時鐘計數(shù)法以等精度測頻法為基礎,是一種新的內插技術,其多路同頻但不同相位的時鐘由FPGA內部的PLL產(chǎn)生,然后分別傳送到相應的計數(shù)器計數(shù),在實際閘門開啟時段各計數(shù)器同時計數(shù);實際閘門關閉后,再將總計數(shù)值用于測頻運算。具體方法為:實際閘門作為關鍵邏輯信號,通過全局時鐘布線和4個同步計數(shù)器的計數(shù)使能端(cnt_ena)相連,作為計數(shù)器的計數(shù)使能信號;四路時鐘信號作為計數(shù)器的計數(shù)時鐘,分別和4個計數(shù)器的時鐘端(clk)相連,實現(xiàn)4個計數(shù)器對實際閘門脈寬計數(shù),計數(shù)器設置為在時鐘上升沿加1計數(shù)。設4個計數(shù)器的計數(shù)值分別為ns1、ns2、ns3、ns4,假設總計數(shù)值為N′s,由于每個計數(shù)器計數(shù)值的變動都會使N′s的值發(fā)生變動,而n21、ns2、ns3、ns4對應的計數(shù)時鐘相互有90°的相位差(Tdk/4計數(shù)時間),則計數(shù)值N′s會在每Tdk/4時間增加1。等效于將一路標準計數(shù)時鐘進行4倍頻。在一次測量結束后(即實際閘門關閉),再利用公式 計算得到實際閘門脈寬測量值,則等精度測頻公式:
對比式(1)和(2)可知,將4個計數(shù)器計數(shù)值ns1、ns2、ns3、ns4求和運算的結果作為新的計數(shù)值進行測頻運算,其測頻結果等效為將標準頻率4倍頻。該結論也可從相對誤差的角度進行說明,由于等精度測頻法的實際閘門和被測信號同步,故式(2)中的Nx不存在量化誤差。而實際閘門和標準時鐘不同步,則N′s存在±1量化誤差。則測頻的相對誤差為:
由于計數(shù)值N′s幾乎為Ns的4倍,故式(2)所對應的誤差是式(1)對應的1/4。即通過四路移相時鐘測頻的方法,在測量時間和基準時鐘頻率不變的情況下,使測量的相對誤差變?yōu)樵`差的1/4,測量精度提高了4倍。若增加移相時鐘的路數(shù),則測量精度會進一步提高。
2新型測頻模塊總體方案設計
利用移相時鐘計數(shù)法構建中頻瞬時測量模塊來實現(xiàn)頻率的測量,該測頻模塊的測量對象是脈沖雷達接收機下變頻后的中頻信號??傮w設計目標是構建一個數(shù)字化、綜合化、自動化的測試平臺,能滿足脈內測頻的要求,能進行遠程通信,并有一定的移植型和升級性,建立系統(tǒng)的基本框架如圖1。
整個系統(tǒng)的工作機理是:操作人員通過上位機人機界面對該模塊進行參數(shù)設置和功能選擇,人機界面的設定值通過串口傳輸?shù)絾纹瑱C,單片機作為測量模塊的控制部件,控制FPGA完成相應的測量任務,F(xiàn)PGA負責具體測頻算法實現(xiàn)。測試完成后,測試結果通過單片機傳送給上位機人機界面顯示,兩者通過RS232串口連接。整個設計中FPGA內部的測頻算法電路為核心電路。
3 FPGA測頻算法電路設計
采用Altera公司StratixII系列EP2S15F484C5型FPGA為核心控制單元。內部的測頻算法電路主要包括PLL輸出時鐘的走線、時序控制單元、數(shù)據(jù)處理單元。這些單元是實現(xiàn)測頻算法的核心,需要將各單元按相互提供的接口在FPGA內部進行連接,構成完整的測頻模塊,實現(xiàn)等精度測頻功能。輸入信號分別為10 MHz的時鐘信號、脈沖包絡信號和被測信號;輸出信號為時鐘計數(shù)值和ns被測信號計數(shù)值nx,其原理總框圖如圖2。
利用PLL輸出多路計數(shù)時鐘,可在FPGA內部通過PLL級聯(lián)的方式增大最大倍頻數(shù)。首先利用EPLL將恒溫晶振輸入的10 MHz時鐘倍頻到50 MHz,傳輸給FPLL作為FPLL的基準時鐘。FPLL再將輸入時鐘倍頻到400 MHz,并移相、抽頭得到四路移相時鐘。FPLL移相度數(shù)設置為:0°、90.0°、180°、270.0°,最終實際度數(shù)和設置值一致。由于FPLL周圍布置了4根全局時鐘線,故FPLL的輸出時鐘全部可通過GLOBAL器件進行全局時鐘線布線。
被測信號為脈沖調制波的載波信號。該信號經(jīng)過整形放大電路處理后形成脈沖串輸入到FPGA的專用時鐘引腳。由于電路和器件的影響,脈沖串的頭、尾部信號的幅度和頻率均不穩(wěn)定,在FPGA內部表現(xiàn)為頻率波動較大,故只能選取脈沖串中間的穩(wěn)定部分作為測量對象。
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