使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器(圖)

引言
---在基于FPGA的圖象采集顯示系統(tǒng)中，常常需要用到大容量、高速度的存儲(chǔ)器。而在各種隨機(jī)存儲(chǔ)器件中，SDRAM的價(jià)格低、體積小、速度快、容量大，是比較理想的器件。但SDRAM的控制邏輯比較復(fù)雜，對(duì)時(shí)序要求也十分嚴(yán)格，使用很不方便，這就要求有一個(gè)專門的控制器，使系統(tǒng)用戶能很方便地操作SDRAM。為此，本文提出了一種基于FPGA的SDRAM控制器的設(shè)計(jì)方法，并用Verilog給于實(shí)現(xiàn)，仿真結(jié)果表明通過(guò)該方法設(shè)計(jì)實(shí)現(xiàn)的控制器可以在FPGA芯片內(nèi)組成如圖1所示的SDRAM接口，從而使得系統(tǒng)用戶對(duì)SDRAM的操作非常方便。

SDRAM簡(jiǎn)介
 ---SDRAM器件的管腳分為控制信號(hào)、地址和數(shù)據(jù)三類。通常一個(gè)SDRAM中包含幾個(gè)BANK，每個(gè)BANK的存儲(chǔ)單元是按行和列尋址的。由于這種特殊的存儲(chǔ)結(jié)構(gòu)，SDRAM有以下幾個(gè)工作特性。
● SDRAM的初始化
---SDRAM在上電100～200μs后，必須由一個(gè)初始化進(jìn)程來(lái)配置SDRAM的模式寄存器，模式寄存器的值決定著SDRAM的工作模式。
● 訪問(wèn)存儲(chǔ)單元
---為減少I/O引腳數(shù)量，SDRAM復(fù)用地址線，所以在讀寫(xiě)SDRAM時(shí)，先由ACTIVE命令激活要讀寫(xiě)的BANK，并鎖存行地址，然后在讀寫(xiě)指令有效時(shí)鎖存列地址。一旦BANK被激活后只有執(zhí)行一次預(yù)充命令后才能再次激活同一BANK。
● 刷新和預(yù)充
---SDRAM的存儲(chǔ)單元可以理解為一個(gè)電容，總是傾向于放電，因此必須有定時(shí)的刷新周期以避免數(shù)據(jù)丟失。刷新周期可由(最小刷新周期