基于CPLD的任意波形發(fā)生器(05-100)

　　引言

　　任意波形發(fā)生器(AWG)在通信系統(tǒng)、測(cè)試系統(tǒng)等方面得到廣泛應(yīng)用。本文利用自主研制的150 MSPS 12位DAC和300MSPS 12位DAC,基于CPLD技術(shù),設(shè)計(jì)了一種AWG。要產(chǎn)生的波形通過上位機(jī)軟件設(shè)置,然后將波形數(shù)據(jù)下載到AWG,AWG在CPLD的高速控制電路下將波形數(shù)據(jù)送高速DAC進(jìn)行轉(zhuǎn)換形成所要的波形。

　　任意波形發(fā)生器的硬件結(jié)構(gòu)

　　AWG的工作過程是,首先接收上位機(jī)送來的波形數(shù)字信號(hào)存儲(chǔ)到SRAM,然后啟動(dòng)控制電路從SRAM取出數(shù)據(jù)送DAC進(jìn)行數(shù)摸轉(zhuǎn)換,轉(zhuǎn)換后的模擬信號(hào)送低通濾波器形成波形。如果DAC工作在150MSPS的速度下,可以以150MHz的頻率送數(shù)據(jù)到DAC進(jìn)行轉(zhuǎn)換,微控制器的晶振輸入一般工作在40MHz以下,沒有這么高的速度送出數(shù)據(jù)到DAC,所以考慮采用CPLD構(gòu)建硬件控制電路。數(shù)據(jù)首先傳送到SRAM,然后在CPLD硬件控制電路的控制下,以150MHz的頻率從SRAM中取數(shù)送DAC轉(zhuǎn)換。其體系結(jié)構(gòu)如圖1所示。如果要形成正弦周期信號(hào),每周期4個(gè)點(diǎn)就可以合成一個(gè)波形,此時(shí)可以輸出約38MHz的高頻信號(hào)。

 

　　圖1 AWG硬件結(jié)構(gòu)

　　CPLD(復(fù)雜可編程邏輯器件)是在傳統(tǒng)的PAL、GAL基礎(chǔ)上發(fā)展而來的,具有多種工作方式和高集成、高速、高可靠性等明顯的特點(diǎn),在超高速領(lǐng)域和實(shí)時(shí)測(cè)控方面有非常廣泛的應(yīng)用。與FPGA相比,CPLD比較適合計(jì)算機(jī)總線控制、地址譯碼、復(fù)雜狀態(tài)機(jī)、定時(shí)/計(jì)數(shù)器、存儲(chǔ)控制器等I/O密集型應(yīng)用,且無須外部配置ROM、時(shí)延可預(yù)測(cè)等。目前的CPLD普遍基于E2PROM和Flash電可擦技術(shù),可實(shí)現(xiàn)循環(huán)擦寫。Altera 公司的MAX7000 CPLD配置有JTAG口,支持ISP編程。用VHDL或Verilog HDL設(shè)計(jì)的程序,借助EDA工具經(jīng)過行為仿真、功能仿真和時(shí)序仿真后,通過綜合工具產(chǎn)生網(wǎng)表,下載到目標(biāo)器件,從而生成硬件電路。

　　本裝置中,CPLD采用Altera公司的EPM7128AE,其最高工作頻率達(dá)200MHz。微控制器采用Atmel公司AVR微控制器AT90S8515。SRAM選用64K x 16的CY7C1021V。

 

　　圖2 DAC控制電路