多路可編程PWM芯片設(shè)計(jì)

　　圖5 輸出結(jié)果與程序設(shè)定的周期和PWM波形完全一致

　　從圖5中，可以看到PWM輸出信號(hào)，在ClkGen的CycleScale信號(hào)的控制下周期輸出編程設(shè)定的PWM波形，并能異步響應(yīng)ChannelHold_b信號(hào)的輸出控制。

　　PWM的FPGA驗(yàn)證，采用8bits數(shù)據(jù)接口，89c51[4]做外圍控制器(12MHz)，對(duì)PWM進(jìn)行操作。為了方便與單片機(jī)接口，將74LS373鎖存器內(nèi)置到PWM中。整個(gè)數(shù)字設(shè)計(jì)部分見圖6。

　　圖6 PWM+L74LS373電路圖(與51單片機(jī)驗(yàn)證)

　　通過Synplify Pro編譯后的結(jié)果顯示：

　　ProjectTopModule ： PWMTopFor8051

　　Estimated Frequency： 72.9 MHz

　　Total LUTs： 1478 of 4160 (35%)

　　占用FPGA資源35%。針對(duì)51系列的單片機(jī)而言，PWM可運(yùn)行的頻率遠(yuǎn)超過系統(tǒng)頻率。因此在讀寫時(shí)序上可以完全保證整個(gè)設(shè)計(jì)的可靠性。

　　將編譯后的pof文件下載到APEX20KE EP20K100E TQ144-2X(Altera) fpga[5]驗(yàn)證板。采用40MHz的FPGA時(shí)鐘。根據(jù)先前軟件仿真的步驟，將讀寫操作轉(zhuǎn)換為單片機(jī)程序燒錄到單片機(jī)。最后的結(jié)果通過示波器我們可以清楚的看到實(shí)際輸出與設(shè)計(jì)完全一致。芯片采用.35工藝，一次流片成功后，測(cè)試結(jié)果顯示結(jié)果非常理想，實(shí)現(xiàn)了當(dāng)初的設(shè)計(jì)要求。

　　參考文獻(xiàn)：

　　[1] MICHAEL D. CILETTI著, 張雅綺, 李鏘等譯. Verilog HDL 高級(jí)數(shù)字設(shè)計(jì)[M]. 電子工業(yè)出版社 2005年

　　[2] 陸庭孝等著, 可靠性設(shè)計(jì)與分析[M]. 國(guó)防工業(yè)出版社, 1996年

　　[3] ModelSim Book Case, Mentor Graph 公司, 2006年

　　[4] 沈慶陽(yáng)等著. 8051單片機(jī)實(shí)踐與應(yīng)用[M]. 清華大學(xué)出版社, 2003年

　　[5] EDA先鋒工作室, 吳繼華, 王誠(chéng)編著. Altera FPGA/CPLD 設(shè)計(jì) (高級(jí)篇)[M]. 人民郵電出版社, 2005年