Vivado?設計套件2012.3版本，首次為在多核處理器工作站上運行該工具的客戶提供全新的增強功能，大幅提升生產力，同時，還為加速設計實現提供了全新的參考設計。
自4月首發(fā)以來，Vivado設計套件不僅將復雜設計的速度提高4倍，加速了基于C和RTL的實現時間，同時性能也比ISE?設計套件提高了1個速度等級，比同類競爭器件則提高多達3個速度等級。由于采用了全新多線程布局布線技術，賽靈思新一代設計環(huán)境最新版本的推出具有里程碑性的意義，進一步提高了多核工作站的生產力，能將基于雙核處理器的運行時間加速1.3倍，基于四核處理器的運行時間加速1.6倍。
All Programmable 7系列FPGA目標參考設計
Vivado設計套件2012.3版本的推出，擴展了賽靈思支持Kintex?-7和Virtex?-7 All Programmable FPGA的目標參考設計（TRD）組合，進一步提高了設計人員的生產力。TRD提供了預驗證的性能優(yōu)化型基礎架構設計，設計人員可在此基礎上進行修改和擴展以滿足他們的定制需求。
? Kintex-7 FPGA基礎目標參考設計通過全面集成的PCIe?設計展示了Kintex-7 FPGA的功能，該設計采用性能優(yōu)化的DMA引擎和DDR3存儲控制器，能提供10 Gb/s的端到端性能。
? Kintex-7 FPGA連接功能目標參考設計每個方向的性能高達20 Gb/s，采用帶有Gen2 x8 PCIe端點的雙網絡接口卡（NIC）、多通道數據包DMA、用于緩沖的DDR3存儲器以及符合10G以太網MAC協(xié)議和10GBASE-R標準要求的物理層接口。
? Kintex-7 FPGA嵌入式目標參考設計提供了完整的處理器子系統(tǒng)，并配套提供GbE、DDR3存儲控制器、顯示控制器及其它標準處理器外設。
? Kintex-7 FPGA DSP 目標參考設計包含高速模擬接口，提供數字上/下變頻超頻功能，可運行在491.52 MHz的頻率上。
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