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EEPW首頁 >> 主題列表 >> 乘法器

乘法器在模擬運算電路中的應(yīng)用

  • 晶體管的集電極負載若采用LC諧振回路，為了使振蕩穩(wěn)定，皮爾斯C-B或波爾斯B-E電路的振蕩頻率必須稍稍調(diào)偏，如不用 ...
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三模冗余乘法器的設(shè)計與實現(xiàn)

  • 現(xiàn)場可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)可通過用戶軟件編程來配置生成硬件電路，極大提高了電子系統(tǒng)設(shè)計中的靈活性和通用性，因而被廣泛應(yīng)用于航天、通信、醫(yī)療和工控等重要領(lǐng)域。但在空間環(huán)境中，基于SRAM的FPGA容易受SEU(Single Event Upset)和SETs(Single Event Transients)的影響，從而導(dǎo)致系統(tǒng)故障。DMR(Dual Modular Redundancy)和TMR(Triple Modular Redundancy
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高速可擴展的Montgomery乘法器設(shè)計方案

  • 本文提出一種高速可擴展的Montgomery乘法器設(shè)計方案，該方案是在Tenca提出的Booth-8 Montgomery模乘法器的基礎(chǔ)上，采用Booth-64編碼進行改進，使速度平均提高了48%。同時對數(shù)據(jù)通路進行了優(yōu)化，使得流水線數(shù)據(jù)通路的
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基于FPGA的24×24位低功耗乘法器的設(shè)計

  • 通過對現(xiàn)有編碼算法的改進，提出一種新的編碼算法，它降低功耗的方法是通過減少部分積的數(shù)量來實現(xiàn)的。因為乘法器的運算主要是部分積的相加，因此，減少部分積的數(shù)量可以降低乘法器中加法器的數(shù)量，從而實現(xiàn)功耗的減低。在部分積的累加過程中．又對用到的傳統(tǒng)全加器和半加器進行了必要的改進，避免了CMOS輸入信號不必要的翻轉(zhuǎn)，從而降低了乘法器的動態(tài)功耗。通過在Altera公司的FPGA芯片EP2CTOF896C中進行功耗測試，給出了測試結(jié)果，并與現(xiàn)有的兩種編碼算法進行了比較。功耗分別降低3．5％和8．4％。
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基于矩陣乘法器的MP3解碼優(yōu)化設(shè)計

  • 介紹了MP3解碼器的工作原理，分析了各個解碼環(huán)節(jié)的計算量和消耗時間。將MP3解碼過程中耗時最多的子帶綜合濾波環(huán)節(jié)使用矩陣乘法器單元做了優(yōu)化和改進，提出一種可大幅度提高MP3實時解碼效率的軟硬件協(xié)同設(shè)計方法，并在SoC仿真平臺上得到實時驗證，達到了較好的優(yōu)化效果。由于SoC的設(shè)計方法比較靈活，可以根據(jù)實際需要設(shè)計硬件模塊，所以該設(shè)計具有方便、靈活和可靠性高等特點，是工程實用價值較高的解碼器。
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基于靜態(tài)CMOS和單相能量回收電路的乘法器電路設(shè)計

  • 　　O 引言　　電路中的功率消耗源主要有以下幾種：由邏輯轉(zhuǎn)換引起的邏輯門對負載電容充、放電引起的功率消耗;由邏輯門中瞬時短路電流引起的功率消耗;由器件的漏電流引起的消耗，并且每引進一次新的制造技術(shù)會導(dǎo)致漏
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脈沖-寬度-高度調(diào)制乘法器

  • 脈沖-寬度-高度調(diào)制乘法器雙稱為時間分割乘法器。這類乘法器電路原理圖如圖5.4-24A所示。圖中，三角波電壓UT和模擬輸入電壓UY相加，然后通過零電平比較器，得到不對稱方波控制電壓U2。U2的工作周期取決于UY的大小和極
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基于FPGA的直接數(shù)字頻率合成器的設(shè)計實現(xiàn)

基于FPGA的高階QAM調(diào)制器的分析與設(shè)計

定寬截斷式并行乘法器的實現(xiàn)研究

  • 　　1、乘法器的介紹  　　乘法器是多媒體芯片和DSP芯片中的核心部件之一，它決定著芯片的性能表現(xiàn)和面積大小。為了提高處理速度，并行乘法器通常需要增加面積和架構(gòu)上的復(fù)雜度來實現(xiàn)。過去，有很多的學(xué)者提出不同的乘法器架構(gòu)來減小芯片的面積和提高乘法運算的速度。本文所提出的定寬截斷式并行乘法器架構(gòu)，可大大減小乘法器的面積，對乘法器的整體性能卻無太大影響。這種乘法器主要應(yīng)用于多媒體和DSP芯片的定寬乘法操作中。 　　2、截斷乘法器的設(shè)計實現(xiàn) 　　定寬乘法器可以直接由傳統(tǒng)的并行乘法器截去一半的半加
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基于MSP430F413的新型智能水表的設(shè)計(圖)

在PSpice中仿真數(shù)字濾波器的傳輸線設(shè)計

在PSpice中仿真數(shù)字濾波器的傳輸線

OFDM信道調(diào)制解調(diào)的仿真及其FPGA設(shè)計

高效FPGA乘法器在無線基站中的使用

  • 　　基于WiMax及其派生標準的新興寬帶無線協(xié)議需要越來越高的吞吐量和數(shù)據(jù)速率。這些協(xié)議提出的快速芯片速率和數(shù)字射頻處理可以在使用FPGA方案的硬件上得到最佳的實現(xiàn)。 　　FPGA非常適合作為高性能、高性價比的解決方案來實現(xiàn)這些物理層協(xié)議中的數(shù)字功能，因為它們包括以下豐富的資源： 　　1.DSP模塊，可以用來實現(xiàn)各種FIR濾波和FFT/IFFT操作所要求的乘法器和加法器/累加器功能； 　　2. SERDES收發(fā)器，可以支持無線前端與基帶數(shù)字板之間的CPRI和OBSAI接口； 　　3. 重要的FPG
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乘法器介紹

　　乘法器 　　乘法器（multiplier）是一種完成兩個互不相關(guān)的模擬信號相乘作用的電子器件。它可以將兩個二進制數(shù)相乘。它是由更基本的加法器組成的。 　　目錄 　　1簡介 　　2作用 　　3類型 　　·模擬乘法器 　　·硬件乘法器 　　1簡介 　　乘法器（multiplier）可以通過使用一系列計算機算數(shù)技術(shù)來實現(xiàn)。大多數(shù)的技術(shù)涉及了對部分積（partial product） [ 查看詳細 ]

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