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EEPW首頁 >> 主題列表 >> 仿真驗證

大幅縮減設計進程 Cadence新設備為硬件仿真驗證提速

  • 當前隨著國內IC設計產業(yè)越來越受關注，短時間內涌現(xiàn)出海量的IC設計初創(chuàng)企業(yè)，對這些初創(chuàng)或者正在快速成長的IC設計企業(yè)來說，如何盡可能縮短設計進程，加速設計上市時間是一個不可回避的關鍵點。作為當下幾乎已經占據IC設計近60%工作量的仿真與驗證環(huán)節(jié)，如果能夠借助先進的工具大幅縮短這個過程所需的時間，那么將為諸多IC設計企業(yè)的產品成功增添重要的砝碼。 為了更好地提升IC設計客戶的仿真與驗證效率，三大EDA公司不斷更新各自的仿真驗證工具，希望盡可能將該環(huán)節(jié)的時間大幅壓縮，其中Cadence選擇推出下一代
  • 關鍵字： Cadence  Palladium Z2  Protium X2  仿真驗證  

一種可配置的EDA仿真驗證方法

  • 介紹了一種適用于5000邏輯單元以上規(guī)模電路的可配置EDA仿真驗證方法?它由可配置的測試臺生成器自動產生測試臺，并管理測試向量的注人和仿真狀態(tài)的存儲
  • 關鍵字： 仿真驗證  EDA  配置  

FPGA系統(tǒng)設計的仿真驗證之： FPGA設計仿真驗證的原理和方法

  • 嚴格來講，F(xiàn)PGA設計驗證包括功能與時序仿真和電路驗證。仿真是指使用設計軟件包對已實現(xiàn)的設計進行完整測試，模擬實際物理環(huán)境下的工作情況。
  • 關鍵字： 仿真驗證  ModelSim  FPGA  CompilerII  FoundationSeries  Quartus  

FPGA系統(tǒng)設計的仿真驗證之： 功能仿真和時序仿真的區(qū)別和實現(xiàn)方法

  • 這里我們使用一個波形發(fā)生器作為例子，來說明如何使用Modelsim對Quartus II生成的IP Core和相應的HDL文件進行功能仿真和時序仿真。這個例子里面使用到了由Quartus II生成的一個片上ROM存儲單元。這種存儲單元和RAM一樣，都是基本的FPGA片上存儲單元，在以后的設計里面會經常使用到。
  • 關鍵字： 仿真驗證  功能仿真  FPGA  時序仿真  

FPGA系統(tǒng)設計的仿真驗證之： 仿真測試文件（Testbench）的設計方法

  • 隨著設計量和復雜度的不斷增加，數(shù)字設計驗證變得越來越難，所消耗的成本也越來越高。面對這種挑戰(zhàn)，驗證工程師必須依靠相應的驗證工具和方法才行。對于大型的設計，比如上百萬門的設計驗證，工程師必須使用一整套規(guī)范的驗證工具；而對于較小的設計，使用具有HDL testbench的仿真器是一個不錯的選擇。
  • 關鍵字： 仿真驗證  仿真測試文件  FPGA  Testbench  

高靈敏度的TIA設計及驗證

  • 　　在光信號接收應用中，TIA幾乎是必不可少的。光本身為載波，載波上附帶光信號，其中光信號可能相當?shù)奈⑷?。比如平均值?mA的光電流，其信號強度如果只有1μA甚至更少達到nA級情況，如何在比較大的基底電流中提取這個微弱的信號，并且保持比較高的帶寬是一個值得研究的課題，而且存在很多的實際應用
  • 關鍵字： 高靈敏度  TIA  仿真驗證  

回看過去10年芯片仿真驗證

  • 　　全球IC設計與10年之前有很大差別，那時EVE公司剛開始設計它的第一個產品。在2000年時半導體業(yè)正狂熱的進入一個新時代。 　　回看那時，工藝技術是180納米及設計晶體管的平均數(shù)在2000萬個。一個ASIC平均100萬門，而大的設計到1000萬門及最大的設計在1億個門。僅只有很少部分設計從功能上采用嵌入式軟件。 　　驗證占整個設計周期的70%時間及僅只有在大的CPU或圖像芯片設計中才采用仿真emulation。在2000年EVE的仿真系統(tǒng)能夠進行60萬門的ASIC，幾乎己到極限。 　　到2010
  • 關鍵字： 芯片設計  ASIC  仿真驗證  
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仿真驗證介紹

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