仿真文章進入仿真技術(shù)社區(qū)

芯片封裝需要進行哪些仿真？

全球的封裝設(shè)計普及率和產(chǎn)能正在不斷擴大。封裝產(chǎn)能是一個方面，另一方面是在原型基板和封裝上投入資源之前，進行測試和評估的需求。這意味著設(shè)計人員需要利用仿真工具來全面評估封裝基板和互連。異構(gòu)集成器件的封裝是非常先進的設(shè)計，當然也需要電氣仿真。但是這些熱機電系統(tǒng)是否還需要其他仿真呢？您也許已經(jīng)猜到了，確保高可靠性封裝涉及到一系列測試，而多用途仿真工具可以提供高準確度的結(jié)果。先進封裝的三個仿真領(lǐng)域從大方面來說，需要從三個不同領(lǐng)域開展仿真和實驗來確?？煽啃浴Ｊ紫纫冗M行仿真，這為設(shè)計團隊提供了在測試之前修改封裝的機
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是德科技推出System Designer和Chiplet PHY Designer，優(yōu)化基于數(shù)字標準的仿真工作流程

●? ?借助由仿真驅(qū)動的虛擬合規(guī)性測試解決方案，采用更智能、更精簡的工作流程，提高?PCIe?設(shè)計的工作效率●? ?具有設(shè)計探索和報告生成能力，可加快小芯片的信號完整性分析以及?UCIe?合規(guī)性驗證，從而幫助設(shè)計師提高工作效率，縮短新產(chǎn)品上市時間System Designer for PCIe?是一種智能的設(shè)計環(huán)境，用于對最新PCIe Gen5?和?Gen6?系統(tǒng)進行建模和仿真是德科技（
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COMSOL 如何通過仿真設(shè)計出更安全的電池

設(shè)想一個場景：一個電池組連接到充電器上正在充電。第 1 分鐘，一切正常，電能正常流入電池組。突然，一個電池單元發(fā)生短路并迅速升溫，進而引發(fā)連鎖反應(yīng)，電池組中的其他電池紛紛效仿。20 分鐘后，整個電池組已經(jīng)完全損壞。為了研究這種存在安全隱患的情況，我們模擬了一個經(jīng)歷這種快速變化過程的電池組。電池出問題的風(fēng)險當電池超出其正常工作范圍、受損或發(fā)生短路時，就會像上述極端一樣經(jīng)歷熱失控。在這個過程中，一個電池單元會不受控制地升溫，并引發(fā)鄰近電池效仿。當過多的熱量產(chǎn)生卻沒有足夠的散熱來抵消時，整塊電池就會出現(xiàn)熱失控。
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CMOS逆變器短路功耗的仿真

在邏輯電平轉(zhuǎn)換期間，電流短暫地流過兩個晶體管。本文探討了由此產(chǎn)生的功耗，并為測量電流和功率提供了一些有用的LTspice技巧。在本系列的第一篇文章中，我們研究了CMOS反相器的動態(tài)和靜態(tài)功耗。在隨后的文章中，我們使用LTspice模擬來進一步了解電容充電和放電引起的功耗。作為討論的一部分，我們創(chuàng)建了如圖1所示的LTspice反相器電路。增加了負載電阻和電容的CMOS反相器的LTspice示意圖。圖1。具有負載電阻和電容的CMOS反相器的LTspice示意圖。我們將在本文中繼續(xù)使用上述原理圖，研
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PCB設(shè)計不好造成的信號完整性問題

信號完整性的定義定義：信號完整性（Signal Integrity,簡稱SI）是指在信號線上的信號質(zhì)量。差的信號完整性不是由某一單一因素導(dǎo)致的，而是板級設(shè)計中多種因素共同引起的。當電路中信號能以要求的時序、持續(xù)時間和電壓幅度到達接收端時，該電路就有很好的信號完整性。當信號不能正常響應(yīng)時，就出現(xiàn)了信號完整性問題。信號完整性包含：1、波形完整性（Waveform integrity）2、時序完整性（Timing integrity）3、電源完整性（Power integrity）信號完整性分析的目的就是用
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CMOS反相器開關(guān)功耗的仿真

當CMOS反相器切換邏輯狀態(tài)時，由于其充電和放電電流而消耗功率。了解如何在LTspice中模擬這些電流。本系列的第一篇文章解釋了CMOS反相器中兩大類功耗：動態(tài)，當反相器從一種邏輯狀態(tài)變?yōu)榱硪环N時發(fā)生。靜態(tài)，由穩(wěn)態(tài)運行期間流動的泄漏電流引起。我們不再進一步討論靜態(tài)功耗。相反，本文和下一篇文章將介紹SPICE仿真，以幫助您更徹底地了解逆變器的不同類型的動態(tài)功耗。本文關(guān)注的是開關(guān)功率——當輸出電壓變化時，由于電容充電和放電而消耗的功率。LTspice逆變器的實現(xiàn)圖1顯示了我們將要使用的基本LTspice逆變器
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PCB哪些因素影響損耗

我們經(jīng)常討論PCB中損耗大小的問題。有的工程師就會問，哪些因為會影響損耗的大小呢？其實，最常見的答案通常會說PCB材料的損耗因子、PCB傳輸線的長度、銅箔粗糙度，其實答案肯定遠不至于此。下面我們分別就相應(yīng)參數(shù)做一些實驗給大家介紹下PCB板中哪些因素對傳輸線損耗有影響。首先看看介質(zhì)損耗因子Df對損耗的影響，以Df為變量，分析Df的變化對損耗的影響，下圖是分析的原理圖：仿真對比結(jié)果如下，顯然，隨著PCB介質(zhì)損耗因子的變大，損耗越來越大：長度也是損耗的主要因素之一，把傳輸線長度設(shè)定為Len變量，分析Len的變化
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DDR4的PCB設(shè)計及仿真

相對于DDR3, DDR4首先在外表上就有一些變化，比如DDR4將內(nèi)存下部設(shè)計為中間稍微突出，邊緣變矮的形狀，在中央的高點和兩端的低點以平滑曲線過渡，這樣的設(shè)計可以保證金手指和內(nèi)存插槽有足夠的接觸面從而確保內(nèi)存穩(wěn)定，另外，DDR4內(nèi)存的金手指設(shè)計也有明顯變化，金手指中間的防呆缺口也比DDR3更加靠近中央。當然，DDR4最重要的使命還是提高頻率和帶寬，總體來說，DDR4具有更高的性能，更好的穩(wěn)定性和更低的功耗，那么從SI的角度出發(fā)，主要有下面幾點, 下面章節(jié)對主要的幾個不同點進行說明。表1 DDR3和DDR
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SiC仿真攻略手冊——詳解物理和可擴展仿真模型功能！

過去，仿真的基礎(chǔ)是行為和具有基本結(jié)構(gòu)的模型。這些模型使用的公式我們在學(xué)校都學(xué)過，它們主要適用于簡單集成電路技術(shù)中使用的器件。但是，當涉及到功率器件時，這些簡單的模型通常無法預(yù)測與為優(yōu)化器件所做的改變相關(guān)的現(xiàn)象。當今大多數(shù)功率器件不是橫向結(jié)構(gòu)，而是垂直結(jié)構(gòu)，它們使用多個摻雜層來處理大電場。柵極從平面型變?yōu)闇喜坌?，引入了更?fù)雜的結(jié)構(gòu)，如超級結(jié)，并極大地改變了MOSFET的行為。基本Spice模型中提供的簡單器件結(jié)構(gòu)沒有考慮所有這些非線性因素?，F(xiàn)在，通過引入物理和可擴展建模技術(shù)，安森美(onsemi)使仿真精度
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如何使用LTspice獲得出色的EMC仿真結(jié)果

隨著物聯(lián)網(wǎng)互聯(lián)設(shè)備和5G連接等技術(shù)創(chuàng)新成為我們?nèi)粘Ｉ畹囊徊糠?，監(jiān)管這些設(shè)備的電磁輻射并量化其EMI抗擾度的需求也隨之增加。滿足EMC合規(guī)目標通常是一項復(fù)雜的工作。本文將介紹如何通過開源LTspice仿真電路來回答以下關(guān)鍵問題：(a)?我的系統(tǒng)能否通過EMC測試，或者是否需要增加緩解技術(shù)？(b)?我的設(shè)計對外部環(huán)境噪聲的抗擾度如何？為何要使用LTspice進行EMC仿真？針對EMC的設(shè)計應(yīng)該盡可能遵循產(chǎn)品發(fā)布日程表，但事實往往并非如此，因為EMC問題和實驗室測試可能將產(chǎn)品發(fā)布延遲數(shù)月。
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VIAVI率先推出RedCap設(shè)備仿真，推動5G物聯(lián)網(wǎng)商業(yè)化

中國上海，2023 年 8 月10日 – VIAVI Solutions（納斯達克股票代碼：VIAV）近日推出業(yè)界首款用于 5G 網(wǎng)絡(luò)測試的輕量級（RedCap）設(shè)備仿真，實現(xiàn)真正意義上的RedCap性能驗證，RedCap是基于新一類更簡單、更低成本設(shè)備（包括可穿戴設(shè)備、工業(yè)無線傳感器和視頻監(jiān)控）的物聯(lián)網(wǎng)（IoT）和專用網(wǎng)絡(luò)。該解決方案基于TM500 網(wǎng)絡(luò)測試平臺，被廣大網(wǎng)絡(luò)設(shè)備制造商用于基站性能測試。?3GPP在5G NR R17標準中引入了 RedCap 設(shè)備，也稱為寬帶物聯(lián)網(wǎng)或 NR-Li
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屏蔽電纜單端接地與雙端接地電容效應(yīng)仿真研究

屏蔽電纜的屏蔽層主要是作為電磁輻射、電磁干擾和接地保護的作用。屏蔽層懸浮電位的接地主要有單點接地、多點接地、交叉互聯(lián)和連續(xù)交叉互聯(lián)等方式。對于接地的屏蔽電纜是由電容效應(yīng)和電感效應(yīng)組成的。本文通過仿真模擬137/220 kV屏蔽電纜單端接地與雙端接地的電容效應(yīng)，研究不同高壓輸電線路下屏蔽電纜的電壓電流分布特性，進而分析220、330、500 kV屏蔽電纜屏蔽層的電壓電流特性和損耗特性。
關(guān)鍵字： 202305 屏蔽電纜屏蔽層接地仿真電容效應(yīng)

電路老化不均勻成為 IC 設(shè)計師面對的大問題

半導(dǎo)體行業(yè)在了解 IC 老化如何影響可靠性方面正在取得進展，但仍有問題待解決。
關(guān)鍵字： Cadence 仿真

某大功率短波發(fā)射機結(jié)構(gòu)設(shè)計

為了設(shè)計出滿足用戶要求的大功率短波發(fā)射機結(jié)構(gòu)，詳細描述了結(jié)構(gòu)設(shè)計思路，通過介紹整機結(jié)構(gòu)布局設(shè)計、機柜機箱設(shè)計、熱設(shè)計和散熱仿真，達到對大功率短波發(fā)射機結(jié)構(gòu)設(shè)計作總結(jié)的目的，對短波通信行業(yè)的設(shè)計人員提供一定參考。
關(guān)鍵字：短波大功率液冷仿真 202212

兼容性和差異化是國產(chǎn)仿真EDA必須錘煉的競爭優(yōu)勢

隨著美國正式簽署《芯片與科學(xué)法案》，國內(nèi)半導(dǎo)體設(shè)計公司對于國際EDA 的使用限制將越來越嚴格。但是，考慮到當前絕大多數(shù)的設(shè)計公司還在使用國際EDA 廠商的設(shè)計流程，作為后來者的國產(chǎn)EDA 公司，目前絕大多數(shù)是點工具，且愿意使用的設(shè)計企業(yè)非常有限。面對困局，我們采訪了國內(nèi)EDA 的領(lǐng)先企業(yè)芯和半導(dǎo)體的聯(lián)合創(chuàng)始人代文亮博士。代博士提出了一個很重要的觀點：國產(chǎn)EDA 要搶占市場需要打破用戶的使用門檻，增強用戶體驗。首先是與現(xiàn)有國際設(shè)計流程的融合，讓用戶先能用起來。在這個過程中，相比用戶對布局布線工具的天然排他性
關(guān)鍵字： 202209 仿真 EDA

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仿真介紹

仿真英文全稱是 :Simulation 即:使用項目模型將特定于某一具體層次的不確定性轉(zhuǎn)化為它們對目標的影響，該影響是在項目整體的層次上表示的。項目仿真利用計算機模型和某一具體層次的風(fēng)險估計，一般采用蒙特卡洛法進行仿真。　　利用模型復(fù)現(xiàn)實際系統(tǒng)中發(fā)生的本質(zhì)過程，并通過對系統(tǒng)模型的實驗來研究存在的或設(shè)計中的系統(tǒng)，又稱模擬。這里所指的模型包括物理的和數(shù)學(xué)的，靜態(tài)的和動態(tài)的，連續(xù)的和離散 [ 查看詳細 ]