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EEPW首頁 >> 主題列表 >> 位同步時鐘

基于FPGA的提取位同步時鐘DPLL設計

  • 在數(shù)字通信系統(tǒng)中，同步技術是非常重要的，而位同步是最基本的同步。位同步時鐘信號不僅用于監(jiān)測輸入碼元信號，確保收發(fā)同步，而且在獲取幀同步及對接收的數(shù)字碼元進行各種處理的過程中也為系統(tǒng)提供了一個基準
  • 關鍵字： FPGA  DPLL  位同步時鐘    

一種快速位同步時鐘提取方案及實現(xiàn)

  • 本文比較了兩種常用位同步提取電路的優(yōu)缺點，在此基礎上提出了一種基于CPLD/FPGA、用于數(shù)字通信系統(tǒng)的新型快速位同步方案。此方案借助Altera的設計工具設計了位同步提取電路，并利用FPGA予以實現(xiàn)，同時給出了該電路的仿真試驗波形圖。
  • 關鍵字： 位同步時鐘  方案    
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位同步時鐘介紹

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