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EEPW首頁 >> 主題列表 >> 信號時延

PCB走線寬度變化產(chǎn)生的反射

  • 在進行PCB布線時，經(jīng)常會發(fā)生這樣的情況：走線通過某一區(qū)域時，由于該區(qū)域布線空間有限，不得不使用更細的線條，通過這一區(qū)域后，線條再恢復(fù)原來的寬度。走線寬度變化會引起阻抗變化，因此發(fā)生反射，對信號產(chǎn)生影響。那么什么情況下可以忽略這一影響，又在什么情況下我們必須考慮它的影響？
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FPGA設(shè)計系統(tǒng)時鐘的影響因素及其分析

  • 時鐘是整個電路最重要、最特殊的信號，系統(tǒng)內(nèi)大部分器件的動作都是在時鐘的跳變沿上進行， 這就要求時鐘信號時延差要非常小， 否則就可能造成時序邏輯狀態(tài)出錯；因而明確FPGA設(shè)計中決定系統(tǒng)時鐘的因素，盡量較小時鐘的延時對保證設(shè)計的穩(wěn)定性有非常重要的意義。
  • 關(guān)鍵字： 信號時延  系統(tǒng)時鐘  FPGA  
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信號時延介紹

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