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EEPW首頁 >> 主題列表 >> 加解密協(xié)處理器

加解密協(xié)處理器 文章 進入加解密協(xié)處理器技術社區(qū)

高速可配置RSA密碼協(xié)處理器的ASIC設計

  • 提出了一種基于嵌入式系統(tǒng)的高速、可配置RSA密碼協(xié)處理器的ASIC設計方案，可實現(xiàn)256 bit到2 048 bit的RSA加密運算。為了提高運算速度，采用改進的高基模乘算法和流水線結構；為了消除協(xié)處理器與內存之間的通信速度瓶頸，使用DMA直接訪問方式；同時，數(shù)據(jù)輸入輸出都使用雙口存儲體，形成加解密數(shù)據(jù)流，本文將該加解密協(xié)處理器簡稱為SPU（Streaming Processing Unit）。
  • 關鍵字： 加解密協(xié)處理器  ASIC設計  蒙哥馬利乘法  
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加解密協(xié)處理器介紹

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