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基于FPGA的實(shí)時(shí)金融指數(shù)行情并行計(jì)算

本項(xiàng)目的研究成果除股票交易的并行加速模型與系統(tǒng)設(shè)計(jì)外，還包括對(duì)股票交易系統(tǒng)其它業(yè)務(wù)處理的硬件加速論證方案，根據(jù)計(jì)算任務(wù)特點(diǎn)不同，給出合理的硬件加速平臺(tái)建設(shè)方案，股票指數(shù)實(shí)時(shí)更新只是其中的一個(gè)應(yīng)用場(chǎng)景。
關(guān)鍵字：實(shí)時(shí)金融指數(shù) 并行計(jì)算 FPGA PCI-Express 突發(fā)傳輸模式

摘要：針對(duì)現(xiàn)有小型無(wú)人機(jī)導(dǎo)航系統(tǒng)的解算速度慢、多處理器核心臃腫可靠性差的缺點(diǎn)，實(shí)現(xiàn)了一種僅使用單一FPGA作為數(shù)據(jù)處理核心的小型高速導(dǎo)航解算系統(tǒng)。該系統(tǒng)對(duì)飛機(jī)運(yùn)動(dòng)方程組和導(dǎo)航方程組進(jìn)行并行化分解，對(duì)相互獨(dú)
關(guān)鍵字：并行計(jì)算 FPGA 姿態(tài)解算導(dǎo)航解算

針對(duì)高光譜幾何校正計(jì)算復(fù)雜，大數(shù)據(jù)量頻繁傳輸降低處理效率，無(wú)法滿(mǎn)足實(shí)時(shí)需求等問(wèn)題。提出基于多核CPU和GPU的并行計(jì)算模型。實(shí)現(xiàn)基于GPU的并行幾何校正，并引入流水線(xiàn)并行思想提出基于多線(xiàn)程的數(shù)據(jù)讀寫(xiě)優(yōu)化方法，實(shí)現(xiàn)重采樣部分的數(shù)據(jù)I／O優(yōu)化。應(yīng)用航空推掃成像儀所得高光譜數(shù)據(jù)進(jìn)行實(shí)驗(yàn)，驗(yàn)證該方法能夠有效地隱藏部分硬盤(pán)與內(nèi)存間的數(shù)據(jù)I／O時(shí)間，幾何校正加速比達(dá)到4．03，在基于GPU的并行計(jì)算基礎(chǔ)上提高了1．74倍。
關(guān)鍵字：高光譜數(shù)據(jù) 幾何校正并行計(jì)算多核CPU

傳統(tǒng)的木馬檢測(cè)技術(shù)在檢測(cè)正確率、誤報(bào)率和漏報(bào)率上都有不足，針時(shí)傳統(tǒng)陰性選擇算法在檢測(cè)效率上的不足，提出一種基于并行計(jì)算的多特征區(qū)域匹配算法。這個(gè)算法首先把隨機(jī)字符串分為多個(gè)特征區(qū)域，每個(gè)特征區(qū)域內(nèi)對(duì)應(yīng)一個(gè)檢測(cè)器集合進(jìn)行匹配，而且特征區(qū)域之間采用r連續(xù)位匹配方式再次匹配，同時(shí)采用并行計(jì)算，設(shè)置匹配閾值進(jìn)行匹配確認(rèn)。實(shí)驗(yàn)證明改進(jìn)的陰性選擇算法在匹配位數(shù)和隨機(jī)字符串位數(shù)增加時(shí)，候選檢測(cè)器增加速度較平緩，系統(tǒng)負(fù)擔(dān)增加較緩慢，因此具有較好的檢測(cè)效率。
關(guān)鍵字：并行計(jì)算木馬免疫算法研究

基于HMM的基因識(shí)別并行計(jì)算,1 引言20世紀(jì)90年代以來(lái)，伴隨著各種基因組測(cè)序計(jì)劃的展開(kāi)和分子結(jié)構(gòu)測(cè)定技術(shù)的突破，數(shù)以百計(jì)的生物學(xué)數(shù)據(jù)庫(kù)如雨后春筍般迅速出現(xiàn)和成長(zhǎng)。如何利用這些不斷爆炸性增長(zhǎng)的有關(guān)生物分子的原始數(shù)據(jù)，有效解決基因識(shí)別問(wèn)
關(guān)鍵字： HMM 基因并行計(jì)算識(shí)別

　　MathWorks 日前發(fā)布了一項(xiàng)新功能，該功能可幫助致力于結(jié)合參考模型進(jìn)行組件化設(shè)計(jì)的工程師縮短代碼生成時(shí)間。　　
關(guān)鍵字： MATHWORKS 并行計(jì)算

一種新型多DSP并行處理結(jié)構(gòu),傳統(tǒng)的雷達(dá)信號(hào)處理系統(tǒng)的設(shè)計(jì)是根據(jù)具體的需求確定算法流程以及硬件結(jié)構(gòu)的。這導(dǎo)致了系統(tǒng)升級(jí)的困難加大。當(dāng)信號(hào)處理的內(nèi)容改變、要求處理的數(shù)據(jù)量加大、改進(jìn)處理算法時(shí),必須對(duì)整個(gè)系統(tǒng)進(jìn)行重新設(shè)計(jì)。利用軟件無(wú)線(xiàn)電
關(guān)鍵字：結(jié)構(gòu) 處理并行 DSP 新型多DSP 并行計(jì)算實(shí)時(shí)信號(hào)處理

　　當(dāng)前對(duì)于各種加密算法.除了有針對(duì)性的破解算法，最基本的思想就是窮舉密鑰進(jìn)行匹配，通常稱(chēng)為暴力破解算法。由于暴力破解算法包含密鑰個(gè)數(shù)較多，遍歷的時(shí)間超過(guò)實(shí)際可接受的范圍。如果計(jì)算速度提高到足夠快。這種遍歷的算法因結(jié)構(gòu)設(shè)計(jì)簡(jiǎn)便而具有實(shí)際應(yīng)用的前景。　　PCI總線(xiàn)(外設(shè)互聯(lián)總線(xiàn))與傳統(tǒng)的總線(xiàn)標(biāo)準(zhǔn)——ISA總線(xiàn)(工業(yè)標(biāo)準(zhǔn)結(jié)構(gòu)總線(xiàn))相比，具有更高的傳輸率(132MBps)、支持32位處理器及DMA和即插即用等優(yōu)點(diǎn)，用于取代ISA總線(xiàn)而成為目前臺(tái)式計(jì)算機(jī)的事實(shí)I/O總線(xiàn)標(biāo)準(zhǔn)，在普通PC機(jī)和工控機(jī)上有著廣泛的應(yīng)
關(guān)鍵字：嵌入式系統(tǒng) 單片機(jī) FPGA PCI 并行計(jì)算 MCU和嵌入式微處理器

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