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Altera: FPGA集成硬核浮點(diǎn)DSP

　　1 FPGA浮點(diǎn)運(yùn)算推陳出新　　以往FPGA在進(jìn)行浮點(diǎn)運(yùn)算時(shí)，為符合IEEE 754標(biāo)準(zhǔn)，每次運(yùn)算都需要去歸一化和歸一化步驟，導(dǎo)致了極大的性能瓶頸。因?yàn)檫@些歸一化和去歸一化步驟一般通過FPGA中的大規(guī)模桶形移位寄存器實(shí)現(xiàn)，需要大量的邏輯和布線資源。通常一個(gè)單精度浮點(diǎn)加法器需要500個(gè)查找表(LUT)，單精度浮點(diǎn)要占用30%的LUT，指數(shù)和自然對(duì)數(shù)等更復(fù)雜的數(shù)學(xué)函數(shù)需要大約1000個(gè)LUT。因此隨著DSP算法越來越復(fù)雜，F(xiàn)PGA性能會(huì)明顯劣化，對(duì)占用80%～90%邏輯資源的FPGA會(huì)造成嚴(yán)重的布線擁
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數(shù)據(jù)通路介紹

　　目錄　　1 舉例說明　　2 簡介　　舉例說明　　通用寄存器組R：容量16個(gè)字，雙端口輸出。　　暫存器A和B：保存通用寄存器組讀出的數(shù)據(jù)或BUS上來的數(shù)據(jù)。　　算術(shù)邏輯單元ALU：有S3、S2、S1、S0、M五個(gè)控制端，用以選擇運(yùn)算類型。　　寄存器C：保存ALU運(yùn)算產(chǎn)生的進(jìn)位信號(hào)。　　RAM隨機(jī)讀寫存儲(chǔ)器：讀/寫操作受MRD/MWR控制信號(hào)控制。　　MAR [ 查看詳細(xì) ]

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