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EEPW首頁 >> 主題列表 >> 時序仿真

FPGA系統(tǒng)設(shè)計的仿真驗證之： 功能仿真和時序仿真的區(qū)別和實現(xiàn)方法

  • 這里我們使用一個波形發(fā)生器作為例子，來說明如何使用Modelsim對Quartus II生成的IP Core和相應(yīng)的HDL文件進(jìn)行功能仿真和時序仿真。這個例子里面使用到了由Quartus II生成的一個片上ROM存儲單元。這種存儲單元和RAM一樣，都是基本的FPGA片上存儲單元，在以后的設(shè)計里面會經(jīng)常使用到。
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基于CPLD及鎢錸熱電偶溫度傳感器的爆炸場溫度動態(tài)測試

  • 為了測量爆炸場等惡劣環(huán)境下溫度的動態(tài)變化,分析炸藥或相關(guān)彈藥的爆炸參數(shù),設(shè)計了基于CPLD的低功耗溫度存儲式測試系統(tǒng);運用鎢錸熱電偶溫度傳感器匹配先進(jìn)的電源管理模塊,并結(jié)合動態(tài)存儲測試技術(shù),能夠應(yīng)用于環(huán)境條件比較差的惡劣環(huán)境中,在可靠可信、微功耗的基礎(chǔ)上能得到較好的實驗數(shù)據(jù)。
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基于VHDL的旋轉(zhuǎn)編碼器接口電路的實現(xiàn)

  • 用VHDL語言設(shè)計的增量式旋轉(zhuǎn)編碼器接口電路，實現(xiàn)了四倍頻、雙向計數(shù)的功能以及與單片機的接口。給出了在MAX Plus II環(huán)境下的VHDL源代碼和時序仿真結(jié)果。本設(shè)計在角度測量、位移測量和高度測量等方面有廣泛的應(yīng)用價值。
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Modelsim的功能仿真和時序仿真

  • FPGA 設(shè)計流程包括設(shè)計輸入，仿真，綜合，生成，板級驗證等很多階段。在整個設(shè)計流程中，完成設(shè)計輸入并成功進(jìn)行編譯僅能說明設(shè)計符合一定的語法規(guī)范，并不能說明設(shè)計功能的正確性，這時就需要通過仿真對設(shè)計進(jìn)行驗證
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基于CPLD器件的單穩(wěn)態(tài)脈沖展電路

  • 具體介紹了基于CPLD器件設(shè)計單穩(wěn)態(tài)窄脈沖展寬電路的詳細(xì)過程和這種單穩(wěn)態(tài)窄脈沖展電路的特點，給出了相應(yīng)的時 ...
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時序仿真介紹

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