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EEPW首頁(yè) >> 主題列表 >> 核查指令verilog

采用通用核查指令降低Verilog設(shè)計(jì)中命題的復(fù)雜性

  • 對(duì)于集成電路設(shè)計(jì)工程師來說，把設(shè)計(jì)要點(diǎn)用命題注釋可以提高程序的可讀性，但是這會(huì)引出在綜合過程中如何利用命題，并防止對(duì)命題綜合從而影響邏輯輸出的問題。本文比較了在Verilog 或 VHDL語言程序中不同的命題方法進(jìn)行硬件設(shè)計(jì)驗(yàn)證的優(yōu)點(diǎn)和缺點(diǎn)，所提出的白盒驗(yàn)證工具能夠降低命題的復(fù)雜性。
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核查指令verilog介紹

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