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EEPW首頁 >> 主題列表 >> 編譯碼器

基于FPGA的RS（255，239）編譯碼器設(shè)計(jì)

  • RS（Reed-Solomon）編碼是一種具有較強(qiáng)糾錯(cuò)能力的多進(jìn)制BCH編碼，其既可糾正隨機(jī)錯(cuò)誤，又可糾正突發(fā)錯(cuò)誤。RS編譯碼器廣泛應(yīng)用于通信和存儲系統(tǒng)，為解決高速存儲器中數(shù)據(jù)可靠性的問題，文中提出了RS編碼的實(shí)現(xiàn)方法，并對編碼進(jìn)行了時(shí)序仿真。仿真結(jié)果表明，該譯碼器可實(shí)現(xiàn)良好的糾錯(cuò)功能。
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pcm編譯碼器電路圖

  • 脈沖編碼調(diào)制(PCM)技術(shù)與增量調(diào)制(ΔM)技術(shù)已經(jīng)在數(shù)字通信系統(tǒng)中得到廣泛應(yīng)用。當(dāng)信道噪聲比較小時(shí)一般用PCM，否則一般用ΔM。目前速率在155MB以下的準(zhǔn)同步數(shù)字系列(PDH)中，國際上存在A解和μ律兩種PCM編譯碼標(biāo)準(zhǔn)系列，...
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基于FPGA的卷積碼編譯碼器

  • 摘要：基于卷積碼的編譯碼原理，使用VHDL語言和FPGA芯片設(shè)計(jì)并實(shí)現(xiàn)了(2，1，3)卷積碼編譯碼器。其中譯碼器設(shè)計(jì)采用“截尾”的Vite-rbi譯碼算法，在支路量度計(jì)算、路徑量度和譯碼路徑的更新與存儲以及判決與
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基于FPGA的卷積編譯碼器的設(shè)計(jì)與實(shí)現(xiàn)

  • 摘要：為了解決傳統(tǒng)的維特比譯碼器結(jié)構(gòu)復(fù)雜、譯碼速度慢、消耗資源大的問題，提出一種新型的適用于FPGA特點(diǎn)，路徑存儲與譯碼輸出并行工作，同步存儲路徑矢量和狀態(tài)矢量的譯碼器設(shè)計(jì)方案。該設(shè)計(jì)方案通過在ISE9.2i中仿
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基于VHDL的線性分組碼編譯碼器的研究設(shè)計(jì)

  • 在通信系統(tǒng)中，由于信道存在大量的噪聲和干擾，使得經(jīng)信道傳輸后的接收碼與發(fā)送碼之間存在差異，出現(xiàn)誤碼。在...
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基于VHDL的線性分組碼編譯碼器設(shè)計(jì)

  • 數(shù)字信號在傳輸過程中受到干擾的影響，降低了其傳輸?shù)目煽啃?，線性分組碼作為一種常用的信道編碼，在通信傳輸系統(tǒng)中應(yīng)用廣泛。在對線性分組碼的編譯碼規(guī)則研究基礎(chǔ)上，討論了生成矩陣、監(jiān)督矩陣與錯(cuò)誤圖樣集之間的關(guān)系，在Max+PlusⅡ開發(fā)環(huán)境中，用VHDL語言設(shè)計(jì)線性分組碼編譯碼器，對其各項(xiàng)設(shè)計(jì)功能進(jìn)行了仿真和驗(yàn)證。結(jié)果表明，該設(shè)計(jì)正確，其功能符合線性分組碼編譯碼器的要求。
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基于ACE約束的S-IRA編譯碼器設(shè)計(jì)

  • 摘要：考慮到結(jié)構(gòu)化非規(guī)則重復(fù)累積碼具有準(zhǔn)循環(huán)的結(jié)構(gòu)便于硬件實(shí)現(xiàn)，采用了結(jié)構(gòu)化非規(guī)則重復(fù)累積碼進(jìn)行編碼器設(shè)計(jì)。準(zhǔn)循環(huán)矩陣的構(gòu)造采用了基于ACE約束的PEG填充構(gòu)造方法。結(jié)合所用碼型的特點(diǎn)，設(shè)計(jì)出了簡單有效的編
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基于BIST的編譯碼器IP核測試

  • 1 引言　　隨著半導(dǎo)體工藝的發(fā)展，片上系統(tǒng)SOC已成為當(dāng)今一種主流技術(shù)。基于IP復(fù)用的SOC設(shè)計(jì)是通過用戶自定義邏輯(UDL)和連線將IP核整合為一個(gè)系統(tǒng)，提高了設(shè)計(jì)效率，加快了設(shè)計(jì)過程，縮短了產(chǎn)品上市時(shí)間。但是隨著設(shè)
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編譯碼器介紹

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