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EEPW首頁(yè) >> 主題列表 >> 高速實(shí)時(shí)數(shù)

基于FPGA的高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

  • 摘要：設(shè)計(jì)的基于FPGA的高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)，可控制6路模擬信號(hào)的采集和處理，F(xiàn)PGA中的6個(gè)FIFO對(duì)數(shù)據(jù)進(jìn)行緩存，數(shù)據(jù)總線傳給DSP進(jìn)行實(shí)時(shí)處理和上傳給上位機(jī)顯示。程序部分是用Verilog HDL語(yǔ)言，并利用QuartusⅡ等E
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基于TLV1562的四通道高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)

  • 本文提出了一種基于TLV1562的四通道實(shí)時(shí)數(shù)據(jù)采集處理系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)方案，該設(shè)計(jì)以TLV1562、EP1K100和AD7533(四片)為核心器件，具有四個(gè)獨(dú)立的A／D，D／A通道，能實(shí)現(xiàn)10位數(shù)據(jù)采集與回放；該系統(tǒng)應(yīng)用到雷達(dá)實(shí)時(shí)自適應(yīng)噪聲對(duì)消器中，結(jié)果表明，該系統(tǒng)能夠滿足實(shí)時(shí)雷達(dá)信號(hào)對(duì)消處理要求，效果較好。

  • 關(guān)鍵字： 1562  TLV  四通道  高速實(shí)時(shí)數(shù)    

一種高速實(shí)時(shí)數(shù)字波束形成器的設(shè)計(jì)

  • 在數(shù)字波束形成系統(tǒng)(DBF)中，高速數(shù)據(jù)傳輸和數(shù)字波束形成均需保證其實(shí)時(shí)性，因而它一直以來(lái)都是DBF系統(tǒng)的關(guān)鍵技術(shù)。在此詳細(xì)闡述采用低壓差分信號(hào)(LVDS)技術(shù)解決DBF、系統(tǒng)高速數(shù)據(jù)傳輸問(wèn)題，LVDS與普通的并行數(shù)據(jù)總線相比，既能確保數(shù)據(jù)傳輸速率，又降低了總線的互連復(fù)雜度；同時(shí)選擇高性能FPGA芯片，既完成多通道高速數(shù)據(jù)的復(fù)加權(quán)求和運(yùn)算，又實(shí)現(xiàn)了全陣的實(shí)時(shí)數(shù)字波束形成運(yùn)算。
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高速實(shí)時(shí)數(shù)介紹

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