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合見工軟發(fā)布測試向量自動(dòng)生成工具，大幅加速集成電路測試

  • 2023年10月12日——上海合見工業(yè)軟件集團(tuán)有限公司（簡稱“合見工軟”）宣布推出擁有自主知識(shí)產(chǎn)權(quán)的商用級(jí)、高效測試向量自動(dòng)生成工具UniVista Tespert ATPG，幫助工程師在進(jìn)行大規(guī)模SoC集成電路設(shè)計(jì)中實(shí)現(xiàn)可測性設(shè)計(jì)（DFT），以降低測試成本，提升芯片質(zhì)量和良率，縮短芯片設(shè)計(jì)周期，助力集成電路測試快速簽核，應(yīng)對(duì)復(fù)雜集成電路架構(gòu)帶來的挑戰(zhàn)。UniVista Tespert ATPG 創(chuàng)新自研多線程并行引擎，相比傳統(tǒng)單線程引擎，可以利用48線程實(shí)現(xiàn)高達(dá)29倍的提速，同時(shí)配合高效的測試向量生成算
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英諾達(dá)發(fā)布DFT靜態(tài)驗(yàn)證工具，提高IC設(shè)計(jì)質(zhì)量及可靠性

  • 英諾達(dá)（成都）電子科技有限公司發(fā)布了自主研發(fā)的靜態(tài)驗(yàn)證EDA工具EnAltius?昂屹? DFT Checker，該工具可以在設(shè)計(jì)的早期階段發(fā)現(xiàn)與DFT相關(guān)的問題或設(shè)計(jì)缺陷。隨著芯片規(guī)模和復(fù)雜度的提升，芯片各種邏輯和電氣功能驗(yàn)證的要求越來越高，多種RTL編碼風(fēng)格、以及存在于電路設(shè)計(jì)中的結(jié)構(gòu)性和功能性問題更容易成為設(shè)計(jì)上的缺陷，導(dǎo)致設(shè)計(jì)不斷修改，甚至造成流片失敗的風(fēng)險(xiǎn)。此外，設(shè)計(jì)重用性和IP的高集成度對(duì)模塊設(shè)計(jì)在正確性和一致性方面提出了更嚴(yán)格的要求，以提高IP集成的可靠性和成功率。上述芯片設(shè)計(jì)的挑戰(zhàn)可以通過
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DFT、DTFT和DFS你搞清楚了嗎？

  • 　　大家好，又到了每日學(xué)習(xí)的時(shí)間了，今天咱們來聊一聊數(shù)字信號(hào)處理中DFT、DTFT和DFS的關(guān)系，咱們通過幾幅圖來對(duì)比，探討一下哦?！　『芏嗤瑢W(xué)學(xué)習(xí)了數(shù)字信號(hào)處理之后，被里面的幾個(gè)名詞搞的暈頭轉(zhuǎn)向，比如DFT，DTFT，DFS，F(xiàn)FT，F(xiàn)T,FS等，F(xiàn)T和FS屬于信號(hào)與系統(tǒng)課程的內(nèi)容，是對(duì)連續(xù)時(shí)間信號(hào)的處理，這里就不過多討論，只解釋一下前四者的關(guān)系?！　∈紫日f明一下，我不是數(shù)字信號(hào)處理專家，因此這里只站在學(xué)習(xí)者的角度以最淺顯易懂的性質(zhì)來解釋問題，而不涉及到任何公式運(yùn)算?！　W(xué)過卷積，我們都知道有時(shí)域卷積定
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借助硬件加速仿真將 DFT 用于芯片設(shè)計(jì)

  • 可測試性設(shè)計(jì) (DFT) 在市場上所有的電子設(shè)計(jì)自動(dòng)化 (EDA) 工具中是最不被重視的，縱然在設(shè)計(jì)階段提高芯片的可測試性將會(huì)大幅縮減高昂的測試成本，也是
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低功耗制造性測試的設(shè)計(jì)-第二部分

  • 假設(shè)設(shè)計(jì)的某個(gè)時(shí)鐘驅(qū)動(dòng)了大量觸發(fā)器，以至它們的峰值開關(guān)動(dòng)作超過設(shè)計(jì)的總體功率預(yù)算。我們不希望測試邏輯去改變?nèi)魏螘r(shí)鐘，相反我們將設(shè)計(jì)分割成N個(gè)模塊，各模塊具有自己的掃描啟動(dòng)引腳，并且包含自己的掃描壓縮邏輯和掃描鏈。(如圖2所示)模塊的數(shù)量和組成需要仔細(xì)選取，以便任何單個(gè)模塊(包括具有大部分觸發(fā)器的模塊)的觸發(fā)器開關(guān)速率不超過總功率預(yù)算。從這方面講，可以認(rèn)為分割將功率預(yù)算硬連(hardwire)進(jìn)了設(shè)計(jì)。
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低功耗制造測試的設(shè)計(jì)-第一部分

  • 完全的數(shù)字電路測試方法通常能將動(dòng)態(tài)功耗提高到遠(yuǎn)超出其規(guī)范定義的范圍。如果功耗足夠大，將導(dǎo)致晶圓檢測或預(yù)老化(pre-burn-in)封裝測試失效，而這需要花大量的時(shí)間和精力去調(diào)試。當(dāng)在角落條件(corner conditions)下測試超大規(guī)模SoC時(shí)這個(gè)問題尤其突出，甚至?xí)股a(chǎn)線上出現(xiàn)不必要的良率損失，并最終減少制造商的毛利。避免測試功耗問題的最佳途徑是在可測試性設(shè)計(jì)(DFT)過程中結(jié)合可感測功率的測試技術(shù)。本文將首先介紹動(dòng)態(tài)功耗與測試之間的關(guān)系，以說明為何功率管理現(xiàn)在比以往任何時(shí)候都迫切；然后介紹兩
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轉(zhuǎn)向使用即插即用的分層 DFT 的好處

  • 一、背景傳統(tǒng)的全芯片ATPG正日漸衰退，對(duì)于許多現(xiàn)有的和未來的集成芯片器件來說，一項(xiàng)主要挑戰(zhàn)就是如何為龐...
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硬件仿真正當(dāng)時(shí),DFT降低不良率

  • 當(dāng)今IC設(shè)計(jì)越來越復(fù)雜，已經(jīng)向10億門進(jìn)發(fā)，同時(shí)需要更快的上市時(shí)間，20nm、3DIC也成為研發(fā)熱門。如何提高設(shè)計(jì)效率?Mentor Graphics公司董事長兼CEO Walden Rhines稱硬件仿真(emulation)是仿真的潮流。
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DFT測試方法之比較

  • ASIC設(shè)計(jì)的平均門數(shù)不斷增加，這迫使設(shè)計(jì)團(tuán)隊(duì)將20%到50%的開發(fā)工作花費(fèi)在與測試相關(guān)的問題上，以達(dá)到良好的測試覆蓋率。盡管遵循可測試設(shè)計(jì)(DFT)規(guī)則被認(rèn)為是好做法，但對(duì)嵌入式RAM、多時(shí)鐘域、復(fù)位線和嵌入式IP的測
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DFT的計(jì)算量

  • DFT的計(jì)算量,離散傅里葉變換在實(shí)際應(yīng)用中是非常重要的，利用它可以計(jì)算信號(hào)的頻譜、功率譜和線性卷積等。但是，如果使用定義式(3.20)來直接計(jì)算DFT，當(dāng)N很大時(shí)，即使使用高速計(jì)算機(jī)，所花的時(shí)間也太多。因此，如何提高計(jì)算DFT的速
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基于架構(gòu)與基于流程的DFT測試方法之比較

  • ASIC設(shè)計(jì)的平均門數(shù)不斷增加，這迫使設(shè)計(jì)團(tuán)隊(duì)將20%到50%的開發(fā)工作花費(fèi)在與測試相關(guān)的問題上，以達(dá)到良好的測試覆蓋率。盡管遵循可測試設(shè)計(jì)(DFT)規(guī)則被認(rèn)為是好做法，但對(duì)嵌入式RAM、多時(shí)鐘域、復(fù)位線和嵌入式IP的測
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Magma　最新版Talus Design面世

  • 　　美國加州圣荷塞 2009年4月14日– 芯片設(shè)計(jì)解決方案供應(yīng)商微捷碼（Magma®）設(shè)計(jì)自動(dòng)化有限公司（納斯達(dá)克代碼：LAVA）日前宣布，該公司面向先進(jìn)集成電路的全芯片綜合產(chǎn)品Talus® Design的最新版本正式面市。新版Talus® Design包括了一個(gè)增強(qiáng)的時(shí)序優(yōu)化引擎、改善的內(nèi)存使用效率以及先進(jìn)的生產(chǎn)率改進(jìn)，比如：創(chuàng)新性可用性、更為靈活的先進(jìn)腳本語言以及領(lǐng)先的第三方可測性設(shè)計(jì)（DFT）產(chǎn)品支持。同時(shí)，Talus Design與Talus Vortex相結(jié)
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微捷碼向LogicVision提供ATPG技術(shù)授權(quán)

  •         美國加州圣荷塞，芯片設(shè)計(jì)解決方案供應(yīng)商微捷碼（Magma®）設(shè)計(jì)自動(dòng)化有限公司日前宣布，公司已向領(lǐng)先的半導(dǎo)體內(nèi)置自測（BIST）和診斷解決方案提供商LogicVision公司提供了自動(dòng)測試向量生成（ATPG）技術(shù)的授權(quán)。通過這項(xiàng)協(xié)議，LogicVision公司將能夠更快拓展產(chǎn)品組合，為客戶提供更全面的可測性設(shè)計(jì)（DFT）功能以改善測試質(zhì)量、縮短納米IC設(shè)計(jì)周期并降低納米IC成本。此外，兩家公司還簽署了一份單獨(dú)協(xié)議
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dft介紹

　　DFT 　　隨著電子電路集成度的提高，電路愈加復(fù)雜，要完成一個(gè)電路的測試所需要的人力和時(shí)間也變得非常巨大。為了節(jié)省測試時(shí)間，除了采用先進(jìn)的測試方法外，另外一個(gè)方法就是提高設(shè)計(jì)本身的可測試性。其中，可測試性包括兩個(gè)方面：一個(gè)是可控制性，即為了能夠檢測出目的故障（fault）或缺陷（defect），可否方便的施加測試向量；另外一個(gè)是可觀測性，指的是對(duì)電路系統(tǒng)的測試結(jié)果是否容易被觀測到?！　≡诩? [ 查看詳細(xì) ]

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