首頁　 資訊　 商機(jī) 　 下載　 拆解 　 高校　 招聘 　 雜志　 會展　 EETV　 百科 　 問答　 電路圖　 工程師手冊 　 Datasheet　 100例 　 活動(dòng)中心　 E周刊閱讀 　 樣片申請
EEPW首頁 >> 主題列表 >> fpga設(shè)計(jì)

FPGA設(shè)計(jì)中不建議使用的電路，你知道嗎

  • 1、不建議使用組合邏輯時(shí)鐘或門控時(shí)鐘。組合邏輯和門控時(shí)鐘很容易產(chǎn)生毛刺，用組合邏輯的輸出作為時(shí)鐘很容易使系統(tǒng)產(chǎn)生誤動(dòng)作。2、 不建議使用行波時(shí)
  • 關(guān)鍵字： FPGA設(shè)計(jì)  使用  電路  

并行設(shè)計(jì)FPGA和PCB，應(yīng)對系統(tǒng)設(shè)計(jì)的趨勢與挑戰(zhàn)

  • 復(fù)雜度日益增加的系統(tǒng)設(shè)計(jì)要求高性能FPGA的設(shè)計(jì)與PCB設(shè)計(jì)并行進(jìn)行。通過整合FPGA和PCB設(shè)計(jì)工具以及采用高密度互連(HDI)等先進(jìn)的制造工藝，這種設(shè)計(jì)方法
  • 關(guān)鍵字： FPGA設(shè)計(jì)  PCB設(shè)計(jì)  設(shè)計(jì)方法  

寬帶數(shù)字信道化EDA設(shè)計(jì)

  • 隨著抗干擾通信體制的廣泛應(yīng)用，實(shí)現(xiàn)全概率信號截獲的接收機(jī)是非常需要的，而其關(guān)鍵是實(shí)時(shí)處理。由于寬帶信號接收系統(tǒng)的采樣速率很高，很難直接進(jìn)行實(shí)
  • 關(guān)鍵字： EDA  FPGA設(shè)計(jì)  多相濾波  數(shù)字信道  

多時(shí)鐘FPGA設(shè)計(jì)策略闡述

  • 利用FPGA實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要FPGA具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種多時(shí)鐘FPGA設(shè)計(jì)必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數(shù)、異步時(shí)鐘設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何進(jìn)行布線，本文將對這些設(shè)計(jì)策略深入闡述。
  • 關(guān)鍵字： 多路復(fù)用器  FPGA設(shè)計(jì)  異步時(shí)鐘設(shè)  

智能調(diào)試與綜合技術(shù)隔離FPGA設(shè)計(jì)中的錯(cuò)誤淺析

如何通過RTL分析、SDC約束和綜合向?qū)нM(jìn)行FPGA設(shè)計(jì)

  • 大多數(shù)FPGA設(shè)計(jì)人員都充滿熱情地開展專業(yè)化問題解決和創(chuàng)造性工作，當(dāng)然，他們工作壓力也相當(dāng)大，工作流程也非常...
  • 關(guān)鍵字： RTL分析  SDC約束  FPGA設(shè)計(jì)  

FPGA設(shè)計(jì)中的功率計(jì)算技巧

  • 隨著工藝技術(shù)的越來越前沿化，F(xiàn)PGA器件擁有更多的邏輯、存儲器和特殊功能，如存儲器接口、DSP塊和多種高速SER...
  • 關(guān)鍵字： FPGA設(shè)計(jì)  功率計(jì)算  

FPGA在頻率綜合器中的應(yīng)用設(shè)計(jì)與電路

基于FPGA的核物理實(shí)驗(yàn)定標(biāo)器的設(shè)計(jì)實(shí)現(xiàn)

四種常用FPGA/CPLD設(shè)計(jì)思想與技巧之串并轉(zhuǎn)換

提高FPGA設(shè)計(jì)生產(chǎn)力的工具、技巧和方法指南

  • 作者:Davin Lim，Xilinx公司 能否快速了解設(shè)計(jì)時(shí)序狀態(tài)是衡量任何FPGA設(shè)計(jì)環(huán)境有效性的關(guān)鍵。 　　影響FPGA設(shè)計(jì)周期生產(chǎn)力的最大因素是什么？許多設(shè)計(jì)人員的答案是，時(shí)序收斂（timing closure）是影響產(chǎn)品設(shè)計(jì)走向市場的關(guān)鍵，他們還為這個(gè)答案提供了充足的理由。高效實(shí)現(xiàn)時(shí)序收斂，獲得可信的結(jié)果是每一位設(shè)計(jì)師的夢想。然而，這僅僅是問題的一部分。要在整個(gè)設(shè)計(jì)周期中真正做到高效率，設(shè)計(jì)師需要依賴整個(gè)設(shè)計(jì)環(huán)境以及其中的多種工具來管理流程復(fù)雜性，并為FPGA設(shè)計(jì)的獨(dú)特風(fēng)格和方法提供真實(shí)的
  • 關(guān)鍵字： FPGA設(shè)計(jì)  

基于狀態(tài)機(jī)和流水線技術(shù)的3DES加密算法及其FPGA設(shè)計(jì)

  • 隨著網(wǎng)絡(luò)的快速發(fā)展，信息安全越來越引起人們的關(guān)注。加密技術(shù)作為信息安全的利器，正發(fā)揮著重大的作用。通過在硬件設(shè)備（如由器、交換機(jī)等）中添加解密功能，可使存儲和傳輸?shù)臄?shù)據(jù)具有較高的安全性。傳統(tǒng)的加密工作是通過在主機(jī)上運(yùn)行加密軟件實(shí)現(xiàn)的。這種方法除占用主機(jī)資源外，其運(yùn)算速度較硬件加密要慢，密鑰以明文的方式存儲在程序中，或者以加密的方式存儲在文件或數(shù)字庫中，重要數(shù)據(jù)（如個(gè)人密碼PIN等）會在某一時(shí)刻以明文形式出現(xiàn)在計(jì)算機(jī)的內(nèi)存或磁盤中，安全性較差。而硬件加密是通過獨(dú)立于主機(jī)系統(tǒng)外的硬件加密設(shè)備實(shí)現(xiàn)的，所有關(guān)鍵數(shù)
  • 關(guān)鍵字： 3DES  FPGA設(shè)計(jì)  單片機(jī)  加密算法  嵌入式系統(tǒng)  狀態(tài)機(jī)  
共12條 1/1 1
關(guān)于我們 - 廣告服務(wù) - 企業(yè)會員服務(wù) - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機(jī)EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國際技術(shù)信息咨詢有限公司
備案 京ICP備12027778號-2 北京市公安局備案：1101082052    京公網(wǎng)安備11010802012473
×

有奖问卷
英飞凌400V CoolSiC™重新定义高性能电源设计的功率密度和效率，含有奖小问卷，限前200名工程师！