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EEPW首頁 >> 主題列表 >> asic設(shè)計

高速可配置RSA密碼協(xié)處理器的ASIC設(shè)計

  • 提出了一種基于嵌入式系統(tǒng)的高速、可配置RSA密碼協(xié)處理器的ASIC設(shè)計方案，可實現(xiàn)256 bit到2 048 bit的RSA加密運算。為了提高運算速度，采用改進的高基模乘算法和流水線結(jié)構(gòu)；為了消除協(xié)處理器與內(nèi)存之間的通信速度瓶頸，使用DMA直接訪問方式；同時，數(shù)據(jù)輸入輸出都使用雙口存儲體，形成加解密數(shù)據(jù)流，本文將該加解密協(xié)處理器簡稱為SPU（Streaming Processing Unit）。
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如何在FPGA和ASIC設(shè)計中結(jié)合高速USB功能

  • 通用串行總線已經(jīng)很普遍了，這是由于其使用簡單，隨插即用，并具有魯棒性的優(yōu)點。USB已經(jīng)找到了進入曾經(jīng)使用串口...
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燦芯半導體攜SoC解決方案參加ICCAD盛宴

  • “中國集成電路設(shè)計業(yè)2012年會暨重慶集成電路跨越發(fā)展高峰論壇”于2012年12月06日在重慶隆重召開，本次年會以“開拓創(chuàng)新，發(fā)揮優(yōu)勢，優(yōu)化產(chǎn)業(yè)結(jié)構(gòu)，打造電子信息產(chǎn)業(yè)高地”為主題。
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一個典型的嵌入式系統(tǒng)設(shè)計和實現(xiàn)

  • 　　通常來說，一個嵌入式系統(tǒng)的開發(fā)過程如下：　　1.確定嵌入式系統(tǒng)的需求；　　2.設(shè)計系統(tǒng)的體系結(jié)構(gòu)：選擇處理 ...
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Synopsys公司Design Compiler拓樸繪圖技術(shù)助ST加速ASIC設(shè)計

  • 　　Synopsys宣布意法半導體在其90nm和65nm 的ASIC設(shè)計流程中，應(yīng)用Design Compiler拓樸繪圖技術(shù)，縮短了整個設(shè)計時間。意法半導體在其ASIC方法集中應(yīng)用Design Compiler拓樸繪圖技術(shù)，從而消除了設(shè)計的反復(Iteration)，實現(xiàn)了內(nèi)部設(shè)計團隊和外部客戶整個設(shè)計環(huán)節(jié)工作的順暢。 　　在ASIC模式下，設(shè)計能否按計劃完成，在很多程度上取決于設(shè)計收斂完成前，網(wǎng)表在客戶與ASIC供應(yīng)商間反復時間的縮短。Design Compil
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asic設(shè)計介紹

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