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基于C*SoC200的32位稅控機(jī)專用系統(tǒng)芯片設(shè)計

  • 摘    要：本文首先介紹了一個32位嵌入式稅控機(jī)專用系統(tǒng)芯片C3118的功能、結(jié)構(gòu)和特點(diǎn)，然后分析了一個自動化程度很高的SoC設(shè)計平臺——C*SoC200，對該平臺的主要結(jié)構(gòu)和功能進(jìn)行了分析。關(guān)鍵詞：IP；SoC；平臺；仿真 引言2003年7月，中國國家質(zhì)量監(jiān)督檢驗(yàn)檢疫總局發(fā)布了由稅控機(jī)國家標(biāo)準(zhǔn)制定委員會制定的稅控收款機(jī)國家標(biāo)準(zhǔn)。并將陸續(xù)出臺一系列的管理法規(guī)。為了滿足國家標(biāo)準(zhǔn)的要求，各稅控機(jī)生產(chǎn)廠家都在積極使用32位MCU開發(fā)符合新規(guī)范的稅控機(jī)。而32位的嵌入式稅控機(jī)專用
  • 關(guān)鍵字： IP  SoC  仿真  平臺  SoC  ASIC  

可重定位的基于事務(wù)的系統(tǒng)級驗(yàn)證

  • 功能驗(yàn)證已經(jīng)成為開發(fā)SoC的主要問題。隨著一些復(fù)雜SoC的規(guī)模超過兩千萬門，以及對開發(fā)和集成嵌入式軟件的需求持續(xù)增加，軟件模擬器已經(jīng)力所不及。在設(shè)計過程需要幾百萬個時鐘周期來充分測試和驗(yàn)證軟件功能的情況下，軟件仿真器的性能下降到1-5Hz。按照這種速率，軟件調(diào)試需要幾年的時間。如果設(shè)計項(xiàng)目組不能夠投入這么多的時間，則意味著SoC芯片制造出來之后，在加電后的幾秒內(nèi)就會出現(xiàn)錯誤?；谑聞?wù)的驗(yàn)證允許代表單個或者多個時鐘周期的大量數(shù)據(jù)不經(jīng)多次調(diào)用而直接進(jìn)入模擬器，極大地提高了模擬性能。到目前為止，驗(yàn)證環(huán)境都是基于
  • 關(guān)鍵字： SoC  

合理選擇SoC架構(gòu)

  • 找到價格、性能和功耗的最佳結(jié)合點(diǎn)實(shí)際上就確保贏得了SoC設(shè)計，但說起來容易做起來難。在實(shí)際可用的雙芯核架構(gòu)、可編程加速器和數(shù)百萬門FPGA出現(xiàn)以前，一種80:20法則用起來很奏效：如果計算負(fù)荷的80%為數(shù)據(jù)處理，那么選擇RISC架構(gòu)，在RISC中實(shí)施信號處理。而當(dāng)今面臨太多的架構(gòu)選擇，差別甚微，用單一處理器架構(gòu)來解決優(yōu)化問題已不可能。一種較為成功的方法是通過將計算資源與特性集匹配來實(shí)現(xiàn)。將一種復(fù)雜系統(tǒng)映射到硅中，在相當(dāng)程度上依賴于設(shè)計是在現(xiàn)有SoC上實(shí)現(xiàn)還是從頭做起。對于前一種情況，系統(tǒng)設(shè)計師應(yīng)從了解四個
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頻分分路中高速FFT的實(shí)現(xiàn)

  • 摘    要：本文介紹了多相陣列FFT在星上多載波數(shù)字化分路中的應(yīng)用，并針對星上處理的實(shí)時高速處理要求，提出了一種FFT的實(shí)現(xiàn)方案，并用一片F(xiàn)PGA芯片驗(yàn)證了其正確性和可行性。關(guān)鍵詞：FFT；FPGA；頻分分路 多載波信號的數(shù)字化分路是衛(wèi)星通信星上處理技術(shù)的關(guān)鍵技術(shù)之一，數(shù)字化分路技術(shù)主要有并行濾波器組分路、樹形濾波器組分路和多相陣列FFT分路三種。在通道數(shù)較多時，多相陣列FFT有效地使用了抽取技術(shù)，且FFT算法具有很高的計算效率，本文所討論的就是該方法中FFT的實(shí)現(xiàn)。
  • 關(guān)鍵字： FFT  FPGA  頻分分路  

基于FPGA的可編程定時器/計數(shù)器8253的設(shè)計與實(shí)現(xiàn)

  • 摘    要：本文介紹了可編程定時器/計數(shù)器8253的基本功能，以及一種用VHDL語言設(shè)計可編程定時器/計數(shù)器8253的方法，詳述了其原理和設(shè)計思想，并利用Altera公司的FPGA器件ACEX 1K予以實(shí)現(xiàn)。關(guān)鍵詞：FPGA；IP；VHDL 引言在工程上及控制系統(tǒng)中，常常要求有一些實(shí)時時鐘，以實(shí)現(xiàn)定時或延時控制，如定時中斷，定時檢測，定時掃描等，還要求有計數(shù)器能對外部事件計數(shù)。要實(shí)現(xiàn)定時或延時控制，有三種主要方法：軟件定時、不可編程的硬件定時、可編程的硬件定時器。其中可編
  • 關(guān)鍵字： FPGA  IP  VHDL  

可配置系統(tǒng)級驗(yàn)證環(huán)境加速SoC開發(fā)

  • 利用嵌入式硅IP可以縮短SoC設(shè)計所需的開發(fā)時間，這已成為眾所公認(rèn)的事實(shí)。但要從完工后的整個系統(tǒng)角度出發(fā)，整合及驗(yàn)證來自多家廠商的元件，需要相當(dāng)?shù)臅r間和努力，然而它們卻常被忽略。這會對嵌入式軟件開發(fā)人員造成額外負(fù)擔(dān)，因?yàn)樗麄冃枰猄oC的外圍和接口以及處理器的精確模型，才能在設(shè)計投片之前，針對正在開發(fā)的SoC，迅速完成應(yīng)用固件的測試及除錯。如果SoC平臺以可配置處理器和外圍IP為基礎(chǔ)，這些IP又來自多家供貨商，這種情形就更加重要，因?yàn)樵O(shè)計人員必須確認(rèn)在特定配置下，每個元件的功能不會影響到其它元件的工作。除此
  • 關(guān)鍵字： ARC  SoC  ASIC  

雙層AMBA總線設(shè)計及其在SoC芯片設(shè)計中的應(yīng)用

  • 摘    要：AMBA總線是目前主流的片上總線。本文給出的雙層AMBA總線設(shè)計能極大地提高總線帶寬，并使系統(tǒng)架構(gòu)更為靈活。文章詳細(xì)介紹了此設(shè)計的實(shí)現(xiàn)，并從兩個方面對兩種總線方式進(jìn)行了比較。關(guān)鍵詞：雙層AMBA總線;總線帶寬;SoC 引言一般說來，SoC芯片是由片上芯核、用戶設(shè)計的IP核以及將這兩者集成在一起的總線組成的。片上芯核決定了使用何種片上總線以及芯片的體系結(jié)構(gòu)。ARM系列嵌入式微處理器憑借其高性能、低功耗的特點(diǎn)占據(jù)了市場的主要份額，ARM7TDMI因其相對低廉的價格
  • 關(guān)鍵字： SoC  雙層AMBA總線  總線帶寬  SoC  ASIC  

256級灰度LED點(diǎn)陣屏顯示原理及基于FPGA的電路設(shè)計

  • 摘    要：本文提出了一種LED點(diǎn)陣屏實(shí)現(xiàn)256級灰度顯示的新方法。詳細(xì)分析了其工作原理。并依據(jù)其原理，設(shè)計出了基于FPGA 的控制電路。關(guān)鍵詞：256級灰度；LED點(diǎn)陣屏；FPGA；電路設(shè)計 引言256級灰度LED點(diǎn)陣屏在很多領(lǐng)域越來越顯示出其廣闊的應(yīng)用前景，本文提出一種新的控制方式，即逐位分時控制方式。隨著大規(guī)模可編程邏輯器件的出現(xiàn)，由純硬件完成的高速、復(fù)雜控制成為可能。 逐位分時點(diǎn)亮工作原理所謂逐位分時點(diǎn)亮，即從一個字節(jié)數(shù)據(jù)中依次提取出一位數(shù)據(jù)，分8次點(diǎn)亮對應(yīng)的像
  • 關(guān)鍵字： 256級灰度  FPGA  LED點(diǎn)陣屏  電路設(shè)計  發(fā)光二極管  LED  

一種高效的復(fù)信號處理芯片設(shè)計

  • 摘    要：本文提出了一種高效的復(fù)信號處理芯片的設(shè)計方法。本芯片是某雷達(dá)信號處理機(jī)的一部分，接收3組ADC的輸出復(fù)數(shù)據(jù)，依次完成去直流、加窗、512點(diǎn)FFT、求功率譜和累加3組信號的功率譜等功能。在這5種功能中，加窗、512點(diǎn)FFT和求功率譜復(fù)用一個蝶形單元。本芯片由單片F(xiàn)PGA實(shí)現(xiàn)，計算精度高、速度較快，滿足雷達(dá)系統(tǒng)的實(shí)時處理要求。關(guān)鍵詞：  FFT；蝶形單元；塊浮點(diǎn)；功率譜； FPGA 引言復(fù)信號處理芯片是某雷達(dá)系統(tǒng)的一部分。雷達(dá)系統(tǒng)的實(shí)時處理特點(diǎn)要求芯片運(yùn)
  • 關(guān)鍵字： FFT  FPGA  蝶形單元  功率譜  塊浮點(diǎn)  

采用FPGA實(shí)現(xiàn)脈動陣列

  • 微電子學(xué)的發(fā)展徹底改變了計算機(jī)的設(shè)計：集成電路技術(shù)增加了能夠安裝到單個芯片中的元器件數(shù)目及其復(fù)雜度。因此，采用這種技術(shù)可以構(gòu)建低成本、專用的外圍器件，從而迅速地解決復(fù)雜的問題。
  • 關(guān)鍵字： FPGA  脈動  陣列    

從MATLAB看SoC設(shè)計途徑

  • 過去幾年中，SoC還是個讓業(yè)界摸索其定義和作法的階段，然而，這個階段很顯然已經(jīng)跨越，沒有多少人懷疑今日的晶片設(shè)計必須有系統(tǒng)化的架構(gòu)與能力了?，F(xiàn)階段IC設(shè)計業(yè)者所關(guān)注的問題已經(jīng)轉(zhuǎn)向：如何以又快又好的方式來發(fā)展SoC晶片
  • 關(guān)鍵字： MATLAB  SoC  

基于AD9430的數(shù)據(jù)采集系統(tǒng)設(shè)計

  • 摘   要：本文介紹了高速ADC AD9430的功能，詳細(xì)說明了使用高速FPGA來控制AD9430構(gòu)成高速(140MSPS)、高精度(12位)數(shù)據(jù)采集系統(tǒng)的設(shè)計方法，并給出了具體實(shí)現(xiàn)的系統(tǒng)框圖和測試結(jié)果。關(guān)鍵詞：數(shù)據(jù)采集；FPGA；AD9430引言結(jié)合實(shí)際任務(wù)的要求，本文提出了一種基于AD9430的高速數(shù)據(jù)采集系統(tǒng)，主要用于采集雷達(dá)回波。在這個系統(tǒng)中，選用高速邏輯器件控制A/D轉(zhuǎn)換和FIFO存儲，同時通過FPDP(Front Panel Data Port)總線將采集的數(shù)據(jù)發(fā)送出去。由
  • 關(guān)鍵字： AD9430  FPGA  數(shù)據(jù)采集  

基于FPGA的非對稱同步FIFO設(shè)計

  • 摘    要：本文在分析了非對稱同步FIFO的結(jié)構(gòu)特點(diǎn)及其設(shè)計難點(diǎn)的基礎(chǔ)上，采用VHDL描述語言，并結(jié)合FPGA，實(shí)現(xiàn)了一種非對稱同步FIFO的設(shè)計。關(guān)鍵詞：非對稱同步FIFO；VHDL；FPGA；DLL；BlockRAM引言FIFO是一種常用于數(shù)據(jù)緩存的電路器件，可應(yīng)用于包括高速數(shù)據(jù)采集、多處理器接口和通信中的高速緩沖等各種領(lǐng)域。然而在某些應(yīng)用，例如在某數(shù)據(jù)采集和處理系統(tǒng)中，需要通過同步FIFO來連接8位A/D和16位數(shù)據(jù)總線的MCU，但是由于目前同步FIFO器件的輸入與輸
  • 關(guān)鍵字： BlockRAM  DLL  FPGA  VHDL  非對稱同步FIFO  存儲器  

基于FPGA的高速數(shù)字鎖相環(huán)的設(shè)計與實(shí)現(xiàn)

  • 摘    要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時間的方案，并詳細(xì)介紹了該方案基于FPGA的實(shí)現(xiàn)方法。通過對所設(shè)計的鎖相環(huán)進(jìn)行計算機(jī)仿真和硬件測試，表明該方案確實(shí)可以提高鎖相環(huán)的捕獲性能。關(guān)鍵詞：數(shù)字鎖相環(huán)(DPLL)；捕獲時間；FPGA；VHDL引言捕獲時間是鎖相環(huán)的一個重要參數(shù)，指的是鎖相環(huán)從起始狀態(tài)到達(dá)鎖定狀態(tài)所需時間。在一些系統(tǒng)中，如跳頻通信系統(tǒng)，由于系統(tǒng)工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次，甚至高達(dá)上萬次)，要求鎖相環(huán)能夠?qū)π盘栂辔豢焖俨东@。因此
  • 關(guān)鍵字： FPGA  VHDL  捕獲時間  數(shù)字鎖相環(huán)(DPLL)  

2005年3月2日，華大電子獲ARM922T處理器授權(quán)

  • 　　2005年3月2日 華大電子獲ARM922T處理器授權(quán)，用于SoC設(shè)計。中國領(lǐng)先的IC設(shè)計公司選擇ARM架構(gòu)以滿足本地市場對先進(jìn)電子產(chǎn)品的需求。
  • 關(guān)鍵字： ARM  處理器  SoC  
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