首頁　 資訊　 商機(jī) 　 下載　 拆解 　 高校　 招聘 　 雜志　 會展　 EETV　 百科 　 問答　 電路圖　 工程師手冊 　 Datasheet　 100例 　 活動中心　 E周刊閱讀 　 樣片申請
EEPW首頁 >> 主題列表 >> fpga：quartusⅡ

基于FPGA的音樂流水燈控制系統(tǒng)

  • 通過 FPGA實(shí)現(xiàn)音樂流水燈的控制, 實(shí)質(zhì)上就是將不同音階與特定頻率的方波信號對應(yīng)起來, 以方波信號驅(qū)動蜂鳴器發(fā)出音樂, 再根據(jù)不同音階來控制流水燈的閃爍。與借助微處理器實(shí)現(xiàn)樂曲演奏相比, 以純硬件方式完成樂曲演奏電路更直觀。EDA工具和硬件描述語言發(fā)揮了強(qiáng)大功能,提供了設(shè)計可能性。
  • 關(guān)鍵字： ALU  音樂流水燈  FPGA  

基于改進(jìn)的布斯算法的嵌入FPGA的乘法器設(shè)計

  • 設(shè)計了一款嵌入FPGA的乘法器，該乘法器能夠滿足兩個18 b有符號或17 b無符號數(shù)的乘法運(yùn)算。該設(shè)計基于改進(jìn)的布斯算法，提出了一種新的布斯譯碼和部分積結(jié)構(gòu)，并對9-2壓縮樹和超前進(jìn)位加法器進(jìn)行了優(yōu)化。該乘法器采用TSMC 0．18μn CMOS工藝，其關(guān)鍵路徑延遲為3．46 ns。
  • 關(guān)鍵字： 布斯算法  18×18乘法器  FPGA  

基于軟件無線電的數(shù)字偵聽接收機(jī)研究

  • 為實(shí)現(xiàn)頻譜監(jiān)測、通信偵察等任務(wù)，提出了一種基于軟件無線電的數(shù)字偵察接收機(jī)的軟、硬件體系結(jié)構(gòu)。該接收機(jī)基于高速數(shù)字信號處理器、大規(guī)?，F(xiàn)場可編程門陣列、高速AD芯片、高精度大動態(tài)范圍AGC電路，實(shí)現(xiàn)了信號的寬頻段、寬帶接收；采用盲信號處理技術(shù)，實(shí)現(xiàn)了對未知信號的參數(shù)辨識、分類、盲解調(diào)。
  • 關(guān)鍵字： 頻譜監(jiān)測  軟件無線電  FPGA  

基于ATE的FPGA測試

  • 隨著集成電路技術(shù)的飛速發(fā)展，F(xiàn)PGA的應(yīng)用越來越廣泛，其測試技術(shù)也得到了廣泛重視和研究。文章簡要介紹了FPGA的發(fā)展及其主要組成部分，提出了一種用ATE對FPGA進(jìn)行測試的方法和具體測試流程。
  • 關(guān)鍵字： AutomaticTestEquipment  配置數(shù)據(jù)  FPGA  

基于FPGA的多軟核圖像處理系統(tǒng)設(shè)計

  • 介紹以圖像處理為應(yīng)用背景、基于FPGA芯片建立的多軟核系統(tǒng)設(shè)計。系統(tǒng)中包含兩個Nios II軟核處理器和兩個用于進(jìn)行圖像顏色空間轉(zhuǎn)換的CSC MegaCore IP核。兩個Nios II軟核處理器共享程序存儲器、數(shù)據(jù)存儲器及啟動存儲器。在硬件設(shè)計方面，CSC MegaCore IP作為外圍組件通過一個自定義的接口控制器連接到以Nios II軟核處理器為核心的SoPC系統(tǒng)中。在軟件設(shè)計方面，運(yùn)行在每個Nios II軟核處理器上的程序通過硬件Mutex核協(xié)調(diào)對共享數(shù)據(jù)存儲器的訪問。
  • 關(guān)鍵字： 圖像處理  多軟核系統(tǒng)  FPGA  

基于FPGA的DDS IP核設(shè)計及仿真

  • 以Altera公司的QuartusⅡ7．2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計，并給出基于Signal TapⅡ嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核NiosII，構(gòu)成可編程片上系統(tǒng)(SOPC)，利用極少的硬件資源實(shí)現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用SOPC技術(shù)，在一片F(xiàn)PGA芯片上實(shí)現(xiàn)了整個信號源的硬件開發(fā)平臺，達(dá)到既簡化電路設(shè)計、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
  • 關(guān)鍵字： 直接數(shù)字頻率合成  IP核  FPGA  

基于FPGA的遺傳算法組合邏輯電路設(shè)計

  • 基于遺傳算法的組合邏輯電路的自動設(shè)計，依據(jù)給出的真值表，利用遺傳算法自動生成符合要求的組合邏輯電路。由于遺傳算法本身固有的并行性，采用軟件實(shí)現(xiàn)的方法在速度上往往受到本質(zhì)是串行計算的計算機(jī)制約，因此采用硬件化設(shè)計具有重要的意義。為了證明基于FPGA的遺傳算法的高效性，設(shè)計了遺傳算法的各個模塊，實(shí)現(xiàn)了基于FPGA的遺傳算法。
  • 關(guān)鍵字： 遺傳算法  自然進(jìn)化  FPGA  

FPGA設(shè)計安全性綜述

  • 現(xiàn)場可編程門陣列（Field Programmable Gate Array,FPGA）在通信、圖形、控制、計算等領(lǐng)域的廣泛應(yīng)用,已經(jīng)成為當(dāng)今電子系統(tǒng)中的重要組成部分.隨著越來越多的系統(tǒng)采用FPGA實(shí)現(xiàn)核心設(shè)計,使得FPGA中的設(shè)計和知識產(chǎn)權(quán)變得更加重要,建立FPGA代碼運(yùn)行安全體系已成為大型產(chǎn)品設(shè)計中重要的考慮因素.本文闡述了FPGA的多種安全解決方案,并探討分析了FPGA的設(shè)計安全性.
  • 關(guān)鍵字： 代碼運(yùn)行安全  安全解決方案  FPGA  

基于FPGA的半導(dǎo)體激光器自動功率控制系統(tǒng)設(shè)計

  • 半導(dǎo)體激光器的自動功率控制是解決激光器閾值漂移的重要手段，本文設(shè)計了一個基于FPGA的數(shù)字激光自動功率控制系統(tǒng)，該控制系統(tǒng)主要由光電檢測、A／D轉(zhuǎn)換、SOC控制、APC判定、PWM反饋輸出及低通濾波幾個部分組成。該自動功率控制系統(tǒng)使用硬件資源少，根據(jù)不同的設(shè)計要求，通過增加PWM模塊和簡單的模擬器件或者改變控制寄存器的設(shè)置，就可以實(shí)現(xiàn)多級激光功率和多個激光器的控制，可以大大縮短設(shè)計周期。
  • 關(guān)鍵字： 數(shù)字激光器  自動功率控制  FPGA  

反射式全景視頻實(shí)時平面顯示技術(shù)的FPGA實(shí)現(xiàn)

  • 介紹了反射式全景圖像展開原理，分析了圖像產(chǎn)生鋸齒失真和階梯化現(xiàn)象的原因，提出了解決問題的算法，并設(shè)計了FPGA實(shí)現(xiàn)的系統(tǒng)硬件結(jié)構(gòu)。
  • 關(guān)鍵字： 全景圖像  鋸齒失真  FPGA  

基于FPGA的數(shù)字顯示系統(tǒng)設(shè)計

  • 本文以Ｖｉｒｔｅｘ－ＩＩ系列ＰｌａｔｆｏｒｍＦＰＧＡ為例，說明采用ＦＰＧＡ方案進(jìn)行數(shù)字顯示系統(tǒng)設(shè)計所具有的靈活、快速和低成本等特性。
  • 關(guān)鍵字： 數(shù)字顯示系統(tǒng)  SoC  FPGA  

一種基于偏振原理和FPGA的調(diào)光系統(tǒng)設(shè)計

  • 設(shè)計了一種光強(qiáng)自動調(diào)節(jié)系統(tǒng)。通過光電傳感電路實(shí)現(xiàn)光電信號的轉(zhuǎn)換，使用FPGA對數(shù)據(jù)進(jìn)行實(shí)時處理，并以實(shí)驗(yàn)環(huán)境光照強(qiáng)度測試結(jié)果為參照對所測光強(qiáng)進(jìn)行線性變換修正，進(jìn)而查表獲得舵機(jī)偏轉(zhuǎn)角度的控制量，通過改變偏振片偏振化方向夾角來調(diào)節(jié)入射光強(qiáng)。自動調(diào)光系統(tǒng)測量精度較高，實(shí)時調(diào)節(jié)性較好，魯棒性較強(qiáng)。
  • 關(guān)鍵字： 光強(qiáng)調(diào)節(jié)  光電傳感  FPGA  

基于FPGA實(shí)現(xiàn)視頻圖像的一種運(yùn)動估計設(shè)計

  • 利用功能強(qiáng)大的FPGA實(shí)現(xiàn)視頻圖像的一種運(yùn)動估計設(shè)計，采用的搜索方法是三步搜索法。在進(jìn)行方案設(shè)計時，本文采用了技術(shù)比較成熟的VHDL語言進(jìn)行設(shè)計，并使用Quartus II軟件進(jìn)行時序仿真。由仿真結(jié)果可知，無論是在功能的實(shí)現(xiàn)上還是在搜索的準(zhǔn)確性、高效性以及FPGA片上資源的利用率上，本設(shè)計方案都具有明顯的優(yōu)越性。
  • 關(guān)鍵字： 運(yùn)動估計  視頻編碼器  FPGA  

同步數(shù)字復(fù)接的設(shè)計及其FPGA技術(shù)實(shí)現(xiàn)

  • 在簡要介紹同步數(shù)字復(fù)接基本原理的基礎(chǔ)上，采用VHDL語言對同步數(shù)字復(fù)接各組成模塊進(jìn)行了設(shè)計，并在ISE集成環(huán)境下進(jìn)行了設(shè)計描述、綜合、布局布線及時序仿真，取得了正確的設(shè)計結(jié)果，同時利用中小容量的FPGA實(shí)現(xiàn)了同步數(shù)字復(fù)接功能。
  • 關(guān)鍵字： 同步數(shù)字復(fù)接  VHDL  FPGA  

基于FPGA的流水線結(jié)構(gòu)DDS多功能信號發(fā)生器的設(shè)計與實(shí)現(xiàn)

  • 在應(yīng)用FPGA進(jìn)行DDS系統(tǒng)設(shè)計過程中，選擇芯片的運(yùn)行速度優(yōu)化和資源利用優(yōu)化常常是相互矛盾的，從發(fā)展趨勢和運(yùn)算要求看，系統(tǒng)速度指標(biāo)的意義比面積指標(biāo)更趨重要?；诖耍榻B了一種流水線結(jié)構(gòu)來優(yōu)化傳統(tǒng)的相位累加器，在QuartusⅡ開發(fā)環(huán)境下搭建系統(tǒng)模型、仿真及下載，并采用嵌入式邏輯分析儀分析和驗(yàn)證了實(shí)驗(yàn)結(jié)果。該系統(tǒng)可以完成多位頻率控制字的累加，能夠產(chǎn)生正弦波、方波和三角波，具有良好的實(shí)時性。
  • 關(guān)鍵字： 流水線相位累加器  DDS  FPGA  
共6384條 68/426 |‹ « 66 67 68 69 70 71 72 73 74 75 » ›|

fpga：quartusⅡ介紹

您好，目前還沒有人創(chuàng)建詞條fpga：quartusⅡ!
歡迎您創(chuàng)建該詞條，闡述對fpga：quartusⅡ的理解，并與今后在此搜索fpga：quartusⅡ的朋友們分享。    創(chuàng)建詞條

熱門主題

FPGA：QuartusⅡ    樹莓派    linux   
關(guān)于我們 - 廣告服務(wù) - 企業(yè)會員服務(wù) - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機(jī)EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國際技術(shù)信息咨詢有限公司
備案 京ICP備12027778號-2 北京市公安局備案：1101082052    京公網(wǎng)安備11010802012473